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2024-05-25 发布于四川
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本发明描述与用于posit运算的加速电路系统有关的系统、设备和方法。指示执行将第一位串写入到驻存于加速电路系统上的第一缓冲器和将第二位串写入到驻存于所述加速电路系统上的第二缓冲器的操作的信令可在可耦合到所述加速电路系统的DMA控制器处接收。所述加速电路系统可配置成对以unum或posit格式格式化的位串执行算术运算、逻辑运算或这两者。指示待使用所述第一位串和所述第二位串执行算术运算、逻辑运算或这两者的信令可传输到所述加速电路系统。可经由所述加速电路系统且根据所述信令执行所述算术运算、所述逻辑运算

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(10)申请公布号CN113641602A

(43)申请公布日2021.11.12

(21)申请号202110509991.6

(22)申请日2021.05.11

(30)优先权数据

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