级《数字逻辑电路》实验指导书.pdf

指导书

课时：8学时

一、简介

数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如

图1－1所示。识别方法是：正对集成电路型号如74LS20）或看标记左边的

缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3，…依次排列到

最后一脚在左上角）。在标准形TTL集成电路中，电源端V一般排在左上

CC

端，接地端GND一般排在右下端。如74LS20为14脚芯片，14脚为V，7脚为

CC

GND。若集成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路

不连接。

二、TTL集成电路使用规则

1、接插集成块时，要认清定位标记，不得插反。

2、电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用Vcc＝＋5V。

电源极性绝对不允许接错。

3、闲置输入端处理方法

(1悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，

实验时允许悬空处理。但易受外界干扰，导致电路的逻辑功能不正常。因此，

对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电

路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。

(2直接接电源电压V也可以串入一只1～10K的固定电阻）或接至某一

CC

固定电压(＋2.4≤V≤4.5V的电源上，或与输入端为接地的多余与非门的输出

端相接。

(3若前级驱动能力允许，可以与使用的输入端并联。

4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。当R

≤680Ω时，输入端相当于逻辑“0”；当R≥4.7KΩ时，输入端相当于逻辑

“1”。对于不同系列的器件，要求的阻值不同。

5、输出端不允许并联使用集电极开路门(OC和三态输出门电路(3S除

外）。否则不仅会使电路逻辑功能混乱，并会导致器件损坏。

6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为

了使后级电路获得较高的输出电平，允许输出端通过电阻R接至V，一般取R

cc

～5.1K。

．实验名称：组合逻辑电路的设计与测试

2．课时安排：2课时组合逻辑电路的设计与测试

一、实验目的

掌握组合逻辑电路的设计与测试方法

二、实验原理

1、使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计

组合电路的一般步骤如图2－1所示。

图2－1组合逻辑电路设计流程图

根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或

卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表

达式。根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最

后，用实验来验证设计的正确性。

2、组合逻辑电路设计举例

用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”时，输

出端才为“1”。

设计步骤：根据题意列出真值表如表2－1所示，再填入卡诺图表2－2

中。

2－1

D0000000011111111

A0000111100001111

B00110