智力竞赛抢答器电路设计.doc

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武汉理工大学《专业课程设计（2）》课程设计说明书

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目录

TOC\o1-2\h\u38601技术指标 1

260622设计方案及其比较 1

248692.1方案一 1

206582.2方案二 3

56442.3方案三 4

281592.4方案比较 6

128763实现方案 6

297964调试过程及结论 8

263225心得体会 10

297806参考文献 10

智力竞赛抢答器电路设计

1技术指标

设计一个四组抢答器，有人抢答时，蜂鸣器发声，同时优先抢答者对应的指示灯亮，而后抢答者对应的指示灯不亮。主持人具有将抢答器复原的功能。

2设计方案及其比较

2.1方案一

采用74LS175为主要芯片

74LS175为四位D触发器集成芯片，其管脚图如下。

图174LS引脚图

其中，CLR是异步清零控制端，低电平有效。D1～D4是并行数据输入端，Q1～Q4是并行数据输出端，/Q1～/Q4是Q1～Q4的反码数据输出端（用/Q1代表Q1的非)。CLK为时钟脉冲脉冲输入端，其功能表如下

清零

时钟

输入

输出

工作模式

CLK

1D

2D

3D

4D

1Q

2Q

3Q

4Q

0

×

×

×

×

×

0

0

0

0

异步清零

1

↑

1D

2D

3D

4D

1D

2D

3D

4D

数码寄存

1

1

×

×

×

×

保持

数据保持

1

0

×

×

×

×

保持

数据保持

表174LS175功能表

由功能表可知，当CLK端有一上升沿时，输入（D1～D4）被锁存到输出端（Q1～Q4）。而当CLK为其他状态时，芯片保持所存的数据。

整体电路如下：

图2由74LS175为主要芯片设计的四位抢答器

2.2方案二

采用74LS192为主芯片的设计方案

74LS192是同步可逆双时钟计数器，具有“异步清零”和“异步置数”功能。其引脚图如下图所示。

图374LS192引脚图

其中，D0～D3为数据输入端，Q0～Q3为数据输出端，R为清零端，/LD为置数端，CP+为加计数端，CP-为减计数端，/CO进位输出端，/BO为借位输出端,。其功能表如下图所示。

输入

输出

RCP+CP-D0D1D2D3

Q0Q1Q2Q3

1XXXXXXX

00XXI0I1I2I3

01↑1XXXX

011↑XXXX

0111XXXX

0000

I0I1I2I3

加计数

减计数

保持

表274LS192功能表

本次设计只采用其置数，清零，保持的三项功能，不需计数功能。其工作原理为：接通电源后，将CP+始终置于高电平，按下清零按键S0，此开关可作为裁判开关。Q0～Q3输出低电平，与之相连接的四个LED不亮。以Q0～Q3作为输入的或门输出为低电平，则蜂鸣器不响，CP-和/LD均为低电平。开始抢答时，开关S0置于高电平时。若此时开关S1置于高电平（即1号选手进行抢答），Q1被送入高电平，对应的灯被点亮，或门的输出将由低变成高电平，蜂鸣器响。同时CP-和/LD均为高电平，此时芯片处于数据保持状态，输入被锁定，若此时有其他选手按下开关，则对应的灯不亮，蜂鸣器不响，达到了阻止其他选手的抢答的目的。裁判可使用开关S0进行清零，从而进入下一轮比赛。

整体电路如下所示

图4以74LS192为主要芯片的四位抢答器

2.3方案三

采用CC4042为主要芯片

CC4042为四位D锁存器集成芯片，其管脚图如下图所示。

图5CC4042引脚图

其中D1～D4是数据输入端，CP为时钟信号输入端，M为时钟方式控制端，Q1～Q4是并行数据输出端，/Q1～/Q4是Q1～Q4的反码数据输出端。芯片正常工作时，接电源，接地，其功能表如下

CP

M

D

Q

L

L

D

D

↑

L

×

锁存

H

H

D

D

↓

H

×

锁存

表3CC4042功能表

工作原理：接通电源后，开关S0打向低电平，此开关可作为裁判开关，经过与门作用使CP处于低电平。开始抢答时，将S0置于高电平。此时，若开关S1置于高电平（即1号选手进行抢答）则对应得LED被点亮。同时/Q1变为低电平，与非门的输出将由低变成高电平，蜂鸣器响。同时与非门的输出再经过与门使得CP变为高电平