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试验一半加器和全加器的设计
一、试验目的
1、把握图形的设计方式；
2、把握自建元件及调用自建元件的方法；
3、娴熟把握MAXPLUSII的使用。
二、试验内容
1、娴熟软件根本操作，完成半加器和全加器的设计；
2、正确设置仿真鼓励信号，全面检测设计规律；
3、综合下载，进展硬件电路测试。
三、试验原理
1、半加器的设计
被加数A
被加数A0
0
1
1
加数B0
1
0
1
和数S0
1
1
0
进位数C0
0
0
1
半加器规律表达式：S?AB?AB?A?B；C?AB
2.全加器的设计
全加器除考虑两个加数外，还考虑了低位的进位。全加器真值表：
Ai
Bi C
i?1 Si
Ci
0
0 0 0
0
0
0 1 1
0
0
1 0 1
0
10
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
全加器规律表达式：
Si?Ai?Bi?Ci?1；Ci?(Ai?Bi)Ci?1?AB
3、利用半加器元件完成全加器的设计
〔1〕图形方式
其中HADDER为半加器元件。
四、试验步骤
1、完成图形半加器设计。
2、完成VHDL半加器设计与仿真〔记录仿真波形〕。
3、完成VHDL全加器设计与仿真〔记录仿真波形〕。
4、利用半加器元件进展图形的全加器设计。
五、思考题：
1、怎样自建元件？自建元件的调用要留意什么？
试验二二位加法计数器的设计
一、试验目的
1、把握二位加法计数器的原理；
2、把握二位加法计数器的VHDL描述。
3、深入理解VHDL中元件例化的意义。
二、试验内容
1、完成带进位功能二位加法计数器的VHDL设计；
2、正确设置仿真鼓励信号，全面检测设计规律；
3、综合下载，进展硬件电路测试。
三、试验原理
1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。
2、元件的例化就是元件的调用，是层次化设计的根底。具体设计程序由学生自己完成。
四、试验步骤
1、了解二位加法计数器的工作原理。
2、用VHDL文本方式设计二位加法计数器。
3、进展二位加法计数器的设计仿真〔记录仿真波形〕。
4、进展二位加法计数器的设计下载与测试。
五、思考题
1、怎样设计“减法”计数器？
2、进位信号的设置应留意什么？
试验三基于QUARTUSII图形输入电路的设计
一、试验目的
1、通过一个简洁的3—8译码器的设计,把握组合规律电路的设计方法。
2、初步了解QUARTUSII原理图输入设计的全过程。
3、把握组合规律电路的静态测试方法。
二、试验原理
输入输出译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。由于三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的状况下，能表示全部的输入组合。其真值表如表1-1
输入
输出
A
B
C
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
1
0
0
1
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
1
0
0
0
0
1
0
1
0
0
1
0
0
0
0
0
0
1
1
0
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
表1-1三-八译码器真值表
译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出访能端，用来指示是否将当前的输入进展有效的译码，当使能端指示输入信号无效或不用对当前信号进展译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑参加使能输入端时，程序如何设计。
三、试验内容
在本试验中，用三个拨动开关来表示三八译码器的三个输入〔A、B、C〕；用八个LED来表示三八译码器的八个输出〔D0-D7〕。通过输入不同的值来观看输入的结果与三八译码器的真值表〔表1-1〕是否全都。试验箱中的拨动开关与FPGA的接口电路如
拨动开关的输出以下图1-1所示，当开关闭合〔拨动开关的档位在下方〕时其输出为低电平，反之输出高电平。其电路与FPGA的管脚连接如表1-2所示
拨动开关的输出
图1-1拨动开关与FPGA接口电路
信号名称
对应FPGA〔EP2C35〕管脚名
信号说明
K1
E15
从K1输出到FPGA的E15
K2
B14
从K2输出到FPGA的B14
K3
F9
从K3输出到FPGA的
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