FPGA课程设计报告---采用RAM实现计数器及FPGA功能验证.doc

FPGA课程设计报告

题目：采用RAM实现计数器及FPGA功能验证

院系：电子工程学院

专业班级：

学生姓名：

导师姓名：

起止时间：2012-06-18至2012-06-29

2012年07月01日

FPGA课程设计报告提纲

任务

用一个10×8的双口RAM完成10个8位计数器，计数器的初值分别为1~10，时钟频率为1MHz，计数器计数频率为1Hz。

用FPGA开发板上的按键作为计数器计数值的输出选择控制，数码管（或led）作为选择计数器的计数值输出。

目的

采用RAM实现计数器及FPGA功能验证

使用环境(软件/硬件环境，设备等)

前仿modelsim

后仿modelsim

FPGA课程设计详细内容

4.1技术规范

1、先由RAM的数据读控制端在10个RAM地址中预置的8位初值。

2、将RAM存储的数据作为计数器的初始值，由计数器的控制端和分频器分频的时钟信号1Hz控制开始计数，暂停键暂停计数并同时存入RAM中赋计数器初始值的存储单元。

3、双端口RAM为10×8RAM由一个地址切换键按顺序切换1~10个地址端口。

4．系统工作流程：切换端口→→RAM预置初始值→→读出数据→→

开始计数→→七段显示译码器译码→→ 输出到数码管显示。

分频：将时钟频率为1MHz分频为计数器计数频率1Hz，用来进行秒计时。

4.2设计方案，功能验证方案，以及电路设计源代码，功能仿真激励源代码及功能仿真结果报告：

1、RAM的功能模块：

wr

rd

RAM

RAM

addr_in[3:0]

din[7:0]dout[7:0]

RAM：reg[7:0]ram[10:1]10×8的RAM存储阵列10个字每个子8位

输入端输入地址addr_in[3:0]；

输入数据din[7:0]；

上升沿有效写入信号wr；

输出数据dout[7:0]；

上升沿有效读信号rd；

端口

功能

Rd

读使能高电平有效；系统使能工作,将din数据写入ram的存储单元中

Wr

写使能高电平有效；将ram存储单元中的数据读出dout。

Addr_in

模块内控制读写地址；系统的模值控制

Din

数据输入口，内部接口

Dout

数据输出，内部数据传送

Reset

初始化置数，电平触发

RAM的地址切换：双端口RAM为10×8RAM由地址切换键按顺序切换1~10个地址端口

addr_in[3:0]

Ram存储单元

0001

0000_0001

0010

0000_0010

0011

0000_0011

0100

0000_0100

0101

0000_0101

0110

0000_0110

0111

0000_0111

1000

0000_1000

1001

0000_1001

1010

0000_1010

程序：

inputwr,rd;

inputreset,clk_1mhz;

inputaddr_in;

wire[3:0]addr_in;

input[7:0]din;

wire[7:0]din;

output[7:0]dout;

reg[7:0]dout;

reg[7:0]mem[10:1];

always@(posedgeclk_1mhz,negedgereset)

begin

if(!reset)

begin

mem[1]=8d1;mem[2]=8d2;

mem[3]=8d3;mem[4]=8d4;

mem[5]=8d5;mem[6]=8d6;

mem[7]=8d7;mem[8]=8d8;

mem[9]=8d9;mem[10]=8d10;

end

elseif(wr==1rd==0)

mem[addr_in]=din;

elseif(rd==1wr==0)

dout=mem[addr_in];

end

Endmodule

激励模块：moduletest;

regc