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VerilogHDL优点

1.能够在多个层次上对所设计的系统加以描述，从

开关级、门级、寄存器传输级（RTL）到行为级等；

语言不对设计的规模施加任何限制。

2.可采用行为描述、数据流描述和结构化描述三种

不同方式或混合方式对设计建模。

3.具有两种数据类型；线网数据类型和寄

存器数据类型。

VerilogHDL描述风格

结构描述；描述设计单元的硬件结构。数据流描述

；类似寄存器传输级的方式描述数据的传输变换。

行为描述只、混合描述

SOPC优势1.合理的性能组合2.提升系统的性能3.降

低系统的成本4.更好满足产品生命周期的要求。

步骤1.创建一个Quartus2工程；

2.创建Nios系统模块；启动SOPCBuilder；添加

CPU及外围器件；指定基地址；系统设置；生成

系统模块。3.将图标添加到BDF文件中。4.编辑

Quartus2的工程设计文件。5.配置FPGA;启动Nios

2IDE；建立新的软件工程；编译工程；运行工程；调

试工程；将程序下载到FLASH中。

EDA仿真步骤

1.分析系统设计要求和设计思想2.了解各种输出信号及

2.要求3.估计各种输出的期望值4.进行实际仿真及结果

3.分析5.仿真改进与完善

SynplifyPro步骤1.新建工程或打开工程2.新建源工程

并添加到工程3.选择工程实现设置4.选择所需研究的

工程并进行逻辑综合5.查看有关逻辑综合结果

ModelSimSE6.0步骤1.新建或打开工程2.新建源程序

并添加到工程3.编译源程序4.加载设计单元5.建立仿

真波形6.运行仿真并观察结果。

10进制计数器测试

posedge上升negedge下降modulecnt10_tb();

regclk,clr,ena;

modulecnt10(clk,clr,ena,cq,co);wire[3:0]cq;

inputclk,clr,ena;wireco;

output[3:0]cq;cnt10ut1(clk,clr,ena,cq,co);

outputco;initial

reg[3:0]cnt;$monitor($time,”clk=%b,clr=%b,

regco;cq=%b,co=%b”,clk,clr,ena,cq,co);

always@(posedgeclkorposedgeclr)initial

beginbegin

if(clr)