4.2.4 CMOS反相器动态特性——设计角度优化传播延时2.pdfVIP

数字CMOS集成电路设计基础

4.2.4CMOS反相器动态特性——设计角度优化传播延时2

4.2.4CMOS反相器动态特性——设计角度优化传播延时2

例5.8引入缓冲器级的影响

表5.3列出了无缓冲器的设计、两级放大器以及优化的反相器链对于不同的F值所对应的

t/t值（γ=1）。

p,optp0

在驱动非常大的电容负载时，采用串联的反相器可以达到非常明显的加速。

表5.3不同驱动器结构的t/t与F的关系

p,optp0

无缓冲器两级反相器反相器链

这一分析不仅包括反相器链，而且也包括含实际扇出的反相器网络。

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思考题5.5确定反相器网络的尺寸

C=16*C

Lg,1

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输入信号的上升-下降时间

输入信号是逐渐变化的，而且PMOS和NMOS管会暂时同时导通一段时间。这会影

响所得到的充（放）电总电流，从而影响传播延时。

一旦t＞t，t随输入

spp

斜率的增加而（近似

地）线性增加

对于扇出为单个门的最小尺寸反相器，t与输入

p

信号斜率（10%~90%上升或下降时间）的关系

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输入信号的上升-下降时间

把较慢的斜率对性能的影响直接与造成它的原因（即前面一级门的有限驱动能力）

联系起来更有意义。

一个门的设计永远不会是孤立设计的，它的性能要受扇出以及驱动其输入端的门的

驱动强度的影响，以此得到一个反相器链中反相器i传播延时的修正表达式：

经验常数，典型值为0.25

反相器i的传播延时等于同样的门在阶跃输入时（即输入斜率为无穷大）的延时加上

它前面一级门（i-1）的阶跃输入延时的一部分。

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例5.9网络内部反相器的延时

对于该电路，借助以下两式可以推导出

第2级反相器的延时：

对整个传播延时进行分析，得到以下最小延时所要求的

尺寸的修正值：

假设η=0.25，则f2和f1估计为2.47。

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设计挑战

保持门的输入信号的上升时间小于或等于门的传播延时是很有利的。

不仅有利于提高性能也有利于降低功耗。

使信号的上升和下降时间较小并且具有接近相等的值是高性能设计面临的

主要挑战之一，通常称为斜率工程设计。

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存在（长）互连线时的延时

当门之间的距离进一步加大时，导线间的电容和电阻就不能再被忽略，甚至可能主导