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数字CMOS集成电路设计基础

5.1.2互补CMOS门性能优化

5.1.2互补CMOS门性能优化

组合电路中的性能优化

使一个孤立的门的传播延时最小是一个纯粹脱离实际的努力。器件的尺寸应当在

其具体环境中确定。

在第5章中已经建立了一种针对反相器这样做的方法。我们也已经知道，对于一

个驱动负载C的反相器链它的最优扇出为(C/C)1/N，这里N是反相器链的级数而C

LLinin

是该链中第一个门的输入电容。如果有机会选择级数，我们已发现希望使每一级的扇

出保持在4左右。

这一结果能否延伸到确定任何组合路径的尺寸以达到最小的延时？通过把前面的

方法延伸来解决复杂逻辑电路，我们发现这确实是可能的。为此我们把第5章中介绍

过的反相器基本延时公式：

修改为：

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组合电路中的性能优化

t仍代表反相器的本征延时。

p0

f为等效扇出，它定义为该门的外部负载和输入电容之间

的比。在这里f又称为电气努力。

P：复合门和简单反相器的本征延时比，依赖于1）门拓

表6.4不同逻辑类型本征延时的估计，假设具

扑结构2）版图样式。

有简单的版图样式及固定的PMOS-NMOS比

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组合电路中的性能优化：逻辑努力

系数g称为逻辑努力(logicaleffort)。

对于一给定负载，复合门必须比反相器更“努力”工作才能得到类似的响应。

逻辑努力表示一个门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少。

逻辑努力是一个很有用的参数，因为它只与电路的拓扑结构有关。

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例6.5复合门的逻辑努力

相对尺寸：PMOS=2；NMOS=1，最小尺寸的对称反相器的输入电容等于最小尺

寸NMOS管栅电容(称为Cunit)的3倍。确定两输入NAND和NOR门的尺寸，使它们的等

效电阻等于该反相器的电阻。

这将使两输入NAND的输入电容增加为4Cunit，即反相器电容的4/3。两输入NOR

的输入电容为反相器的5/3。

这相当于说，对于同样的输入电

容，NAND和NOR门的驱动强度分

别比反相器弱4/3和5/3。这影响了相

应于负载的延时部分，使它增大了相

同的倍数，这个倍数称为逻辑努力

(logicaleffort)。

因此gNAND=4/3，gNOR=5/3。

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组合电路中的性能优化

表6.5常用逻辑门的逻辑努力，假设PMOS-NMOS的尺寸比为2

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组合电路中的性能优化

公式中表示的一个逻辑门的延时模型是一个简单的线

性关系。

右图为这一关系的图示：图6.18中画出了一个反相器

及一个两输入NAND门的延时与扇出的关系。

直线的斜率就是该门的逻辑努力，它与纵轴

的交点就是本征延时。努力延时

该图表明我们可以通过调整等效扇出(通过调

整晶体管的尺寸)或通过选择具有不同逻辑努

力的逻辑门来调整延时。本征延时

同时注意到扇出和逻辑努力是以类似的方式

来影响延时的。

我们称这两者的积h=fg为门努力(gateeffort)。图6.18反相器及两输入NAND门的延时与

扇出的关系

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组合电路中的性能优化

现在一条通过组合逻辑块的路径的总延时可以表示成：

我们用第5章中对反相器采用的类似步骤来决定