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题目：含异步清0和同步使能的4位加法计数器
一.实验目的.
学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。
二.实验原理.
如图是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，
4位锁存器；
rst是异步清0信号，高电平有效；
clk是锁存信号；
D[3..0]是4位数据输入端。
ENA是使能信号，当ENA为1
时，
多路选择器将加1器的
输出值加载于锁存器的数据端；
当ENA为0时将时将加载于
锁存器。
三.实验内容.
设计一个含异步清0和同步使
能的4位加法计数器；实现对输
入时钟（clk）的计数。
任务分析：在RST=1，ENA=1时，系统对输入时钟进行计数，所计数值输出至OUTY(3
DOWNTO0)，当计数满15时，产生一个进位，输出至COUT，同时OUTY溢出归零；如
果RST=1,ENA=0时，保持原来的计数值不变。如果RST=0,置输出信号为0；
1）异步复位，则输入信号有复位信号RST
2）同步使能,则输入信号有使能信号ENA
3）要求同步的时序，则输入信号有时钟CLK
在QuartusII上对下列程序进行编辑、编译、综合、适配、仿真。
moduleCNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);
inputCLK,RST,ENA;
outputCLK_1,RST_1,ENA_1;
output[3:0]OUTY;
outputCOUT;
reg[3:0]OUTY;
regCOUT;
wireCLK_1;wireRST_1;wireENA_1;
assignCLK_1=CLK;assignRST_1=RST;assignENA_1=ENA;
always@(posedgeCLKornegedgeRST)
beginif(!RST)
beginOUTY=4b0000;
COUT=1b0;end
elseif(ENA)
BeginOUTY=OUTY+1;
COUT=OUTY[0]OUTY[1]OUTY[2]OUTY[3];end
endendmodule
四.实验步骤.
1.在QUARTUSII软件下创建一工程，工程名为CNT4B，芯片名为EP2C35F672C6；
2.新建Verilog语言文件，输入以上Verilog语言源程序，并将程序命名为CNT4B.vhd，
保存在与工程相同的文件夹中；
3.进行功能仿真、全编译、时序仿真，如出现错误请按照错误提示进行修改，保证设计的正
确性。其初始值、功能仿真波形和时序仿真波形分别如下所示。
4锁定引脚.
pinlocationDE2上的名称
ENAPIN_N25SW[0]
CLKPIN_G26KEY0
RSTPIN_N23KEY1
OUTY[0]PIN_AC21LEDR[7]
OUTY[1]PIN_AA14LEDR[8]
OUTY[2]PIN_Y13LEDR[9]
OUTY[3]PIN_AA13LEDR[10]
COUTPIN_Y12LEDG[8]
CLK_1PIN_AE22LEDG[0]
RST_1
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