EDA技术设计性实验-数字钟的设计1.pdfVIP

实验三EDA技术设计性实验-数字钟的设计

一、实验目的

为了使学生有效加深对数字系统的分析和设计方法，熟练用EDA工具完成对

数字系统的设计及仿真过程；安排本“设计性实验”。本实验由学生自行拟定实

验电路、实验步骤并进行独立实验主，学会系统设计、调试、仿真及故障诊断、

排除方法。

二、实验题目

数字钟的设计

1．任务要求：

（1）设计一个数字钟。

（2）具有时，分，秒计数显示功能，以24小时循环计时。

（3）具有清零，调节小时、分钟功能。

（4）具有整点报时功能，整LED灯花样显示。

2．设计说明提示

（1）数字钟的原理框图如图S4-1所示。

显示译码控制分频

器驱动器器

系统时钟

键盘

图S4-1

（2）系统时钟可由实验箱上的时钟源经分频得到。功能键可由实验箱上的按键

开关实现。

三、实验设备及器材：

1．GW48EDA/SOPC+PK2实验系统。

四、实验步骤

1、秒计数器模块的VHDL语言：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYsecondIS

PORT(clk,reset,setmin:STD_LOGIC;

enmin:OUTSTD_LOGIC;

daout:OUTSTD_LOGIC_VECTOR(6DOWNTO0));

ENDENTITYsecond;

ARCHITECTUREfunOFsecondIS

SIGNALcount:STD_LOGIC_VECTOR(6DOWNTO0);

SIGNALenmin_1,enmin_2:STD_LOGIC;--enmin_1为59秒时的进位信号

BEGIN--enmin_2由clk调制后的手动调分脉冲信号串

daout=count;

enmin_2=(setminandclk);--setmin为手动调分控制信号，高电平有效

enmin=(enmin_1orenmin_2);--enmin为向分进位信号

PROCESS(clk,reset,setmin)

BEGIN

若reset为0，则异步清零

ELSIF(clkeventandclk=1)then--否则，若clk上升沿到

若个位计时恰好到若个位计时恰好到即9

IF(count16#60#)then--又若count小于16#60#,即60H

又若已到59D

则置进位为1及count复0

ELSE--未到59D

count=count+7;--则加7，而+7=+1+6，即作，即作加6校正校正

ENDIF;

ELSE--若count不小于16#60#（即count等于或大于16#60#）

复0

ENDIF;--ENDIF（count16#60#）

ELSIF(count16#60#)then--若个位计数未到若个位计数未到则转此句再判

count=count+1;--若count16#60#则count加1

enmin_1=0after100ns;--没有发生进位

ELSE--否则，若count不小于16#60#