数字钟实验报告.pdf

简易数字钟的Multisim设计仿真与实际电路的实现

一、设计任务

设计简易数字钟

二、设计要求

1、设计能直接显示“时、分、秒”的数字电子钟；

２、“时”为24进制，“分”、“秒”为60进制；

3、具有整点报时功能。即59分51秒、53秒、55秒、57秒时输出500Hz

的低音音频信号，59分59秒时输出1000Hz的高音频信号。每个音频信号持续

1秒。

4、具有半点报时功能。即29分29秒时输出500Hz的低音频信号一声，持

续1秒。

5、具有校时功能。设计校时电路可以手动调节。

6、设计带显示的“星期”电路。显示1、2、3、4、5、6、日。

三、设计条件

数字实验箱，直流稳压电源，信号发生器，示波器，数字万用表

CD4518(同步十进制加法计数器)若干，555，CD4011（四个双输入端与非门），

CD4012(两个四输入端与非门)，CD4013(双D触发器)，7400(四个双输入端与非

门)。

二极管IN4004，三极管9013，电阻，电容，导线等

四、设计内容

1.555定时器构成的多谐振荡器

产生1Hz的方波信号,作为秒脉冲信号。

实验时，找不到48KΩ的电阻，于是拿51KΩ的电阻替代。因此与真正的秒

信号有所差距，但在实验精确允许范围内可以接受。

2.分、秒计时电路及显示模块

分和秒都是60进制，因此实验电路基本完全一样。采用CD4518同步十进

制加法计数器作为计数芯片。低位片的A、D引脚与非道高位片的CLK脉冲输

入端（下降沿有效）。这样当秒和分的低位计数到9时就进位到高位片。

高位片为6进制，将B、C引脚与非后再取非到RESET上，因为CD4518

的RESET是高电平有效。这样就完成分秒的60进制。

3.时计时电路及显示模块

小时是24进制，与秒和分有所不同。高位片的B引脚（即2）和低位片的

C引脚（即4）与非再取非到高、低位片的RESET。即实现时的24进制。

4.整点报时电路模块

59分51秒、53秒、55秒、57秒时输出500Hz的低音音频信号，59分59

秒时输出1000Hz的高音频信号。每个音频信号持续1秒。Hz的高音频信号。每

个音频信号持续1秒。

5、星期显示电路模块

核心思想是用4518构造7进制的计数，即为0、1、2、3、4、5、6。现在

要实现1、2、3、4、5、6、日（8），即将原来的0变成8即可。

八段管的最高位引脚不再接4518的D引脚，而是将4518的A、B、C引脚

分别取非再接到四输入与非门输入上，再取反到八段管的最高位上即可将0变成

8。

6.整体电路图

7.文氏桥电路仿真题

Multisim仿真结果：

思考题：正弦波的幅值和频率由R1,C1,R2,C2决定，幅值同时收到R3的影响。

8、实验体会

通过这次对数字钟的设计与仿真，为以后的电路设计打下良好的基础，一些

经验和教训，将成为宝贵的学习财富。