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DSP原理及应用复习总结

第一篇：DSP原理及应用复习总结

DSP芯片的主要结构特点：哈佛结构、专用的硬件乘法器、流水线操作、特殊的DSP指令、快速的指令周期。

中央处理器的体系架构分为：冯·诺依曼结构和哈佛结构冯·诺依曼结构，是一种将程序指令存储器和数据存储器合并在一起的存储器结构。由于取指令和存取数据要从同一个存储空间存取，经由同一总线传输，因而它们无法重叠执行，只有一个完成后再进行下一个。

哈佛结构是一种将程序指令存储和数据存储分开的存储器结构。可以减轻程序运行时的访存瓶颈。

基础特性分类：静态DSP芯片、一致性的DSP芯片。数据格式分类：定点DSP芯片、浮点DSP芯片。用途分类：通用型DSP芯片、专用型DSP芯片。处理数据位数分类：16/32位TMS320F2812芯片封装方式两类：179引脚的GHH球形网格阵列BGA封装、176引脚的LQFP封装。

DSP内部总线分为：地址总线和数据总线。注意：DSP外部总线：即DSP芯片与外扩存储器的总线接口，包括19根地址线和16根数据线。

时序寄存器XTIMINGx主要用于设置读写时序参数；配置寄存器XINTCNF2主要完成选择是种，设置输入引脚状态及写缓冲器深度；控制寄存器XBANK用于设置可增加周期的特定区，以及设置增加的周期数。

命令文件CMD是DSP运行程序必不可少的文件，用于指定DSP存储器分配。由两个伪指令构成，即MEMORY(定义目标存储器的配置)和SECTIONS(规定程序中各个段及其在存储器中的位置)。

28X系列DSP时钟和系统控制电路包括：振荡器、锁相环、看门狗和工作模式选择等

锁相环和振荡器的作用是为DSP芯片中的CPU及相关外设提供可编程的时钟芯片内部的外设分为告诉我社和低速外设，可以设置不同的工作频率看门狗模块用于监控程序的运行状态，它是提高系统可靠性的重要环节。

28xDSP片上晶振电路模块允许采用内部振荡器或外部时钟源为CPU内核提供时钟

DSP处理器内核有16根中断线，包括和NMI两个不可屏蔽中断和INT1至INT14等14个可屏蔽中断（均为低电平有效）。PIE中断系统共分12组，每组有8个中断复用1个CPU中断。采用三级中断机制：外设级、PIE级、CPU级

PIE中断工作原理：当某外设产生中断，IF被置1，IE也被置1，发送到PIE控制器，中断标志PIEIFRx.v被置1，中断请求发送到CPU，CPU级IFR中对应INTx被置1，IER和INTM被使能，CPU响应中断请求。

CPU定时器用户只能用T0，通用定时器是EV中的都可以用;CPU定时器只有周期中断，而EV中的通用定时器可以有上溢中断、下溢中断、周期中断、比较中断四种。

功能控制寄存器：GPxMUX、GPxDIT、GPxQUAL。

数据寄存器：GPxSET寄存器设置每个引脚为高电平；GPxCLEAR清除每个引脚信号；GPxTOGGLE反转触发每个引脚信号；GPxDAT读写每个引脚信号

事件管理器包括：通用定时器、圈比较PWM单元、捕获单元以及正交编码脉冲电路QEP全比较PWM单元产生脉宽调制信号可以控制直流电机或步进电机的转速；捕获单元对光电编码器的输出信号进行测量可以计算电机的转速；正交编码脉冲电路根据增量编码器信号计算电机的旋转方向等信息。

通用定时器的寄存器：控制寄存器（决定通用定时器的操作模式，例如选择计数模式、时钟、预分频系数、比较寄存器的重装载条件）、全局控制寄存器(规定了通用定时器针对不同时间采取的动作、读取计数方向、定义ADC的启动信号)、比较寄存器(与通用定时器的计数值不断比较，匹配时，相应引脚跳变，请求中断)和周期寄存器(决定定时器的计数周期)是双缓冲的

通用定时器的中断：上溢中断、下溢中断、比较匹配、周期匹配

每个通用定时器都支持4种计数模式：停止/保持模式、连续递增计数模式、定向递增/递减计数模式和连续递增/递减计数模式。

EV模块各有3个全比较器，每个比较器对应两路PWM输出

每个比较单元包括3个比较寄存器CMPRX，各带一个映像寄存器；1个比较控制寄存器；1个动作控制寄存器；6路带三态输出的PWM引脚以及控制和中断逻辑。

较单元的输入包括来自控制寄存器的控制信号，通用定时器1的时钟信号及下溢信号、周期匹配信号和复位信号。比较单元输出信号是一个比较匹配信号，如果比较操作被使能的话，比价匹配信号将中断标志置位，并在对应的PWM引脚上产生跳变。比较单元的工作过程：通用定时器1的计数值不断地与比较寄存器的值进行比较，当发生匹配时，该比较单元的两个输出引脚发生跳变；ACTRA寄存器定义在发生比较匹配时每个输出引脚为高有效电平或低有效电平。

PWM单元对称/不对称波形发生器、可编程死区单元DBU、PWM输出逻辑和空间向量SVPWM状态机组成。ADC模块的特点：1