FPGA的设计流程课件.pptVIP

（2）資源分配設計人員可以將自己設計中的部分邏輯分配到器件資源的特定位置，如可將模組設計檔（．bdf）中的某一模組的邏輯分配到器件特定的MegaLAB行中，MegaLAB是APEX器件的大規模結構。（3）編譯設計點擊快捷鍵或在Processing下拉菜單中選擇StartCompilation或Startanalysis＆Elaboration開始完全或部分編譯。在狀態欄中將顯示編譯進度的百分比和每階段所花費時間，編譯的結果在編譯報告欄中自動更新，編譯完後的結果將顯示。如果編譯後有錯誤和警告資訊，就要對設計原文件進行修改，再重新編譯直到無錯誤和警告資訊為止。編譯完後將產生一個編譯報告欄，它包含了怎樣將一個設計放到一個器件中的所有資訊，如器件使用統計、編譯設置、底層顯示、器件資源利用率，狀態機的實現、方程式、延時分析結果和CPU使用資源等。（4）查看適配結果在編譯成功後，就可在最後編譯平面圖中查看結果。平面圖顯示了編譯器是怎樣將邏輯設計分配到Altera器件中去的。沒用的單元為白色，使用過的單元為彩色並互相連接。在編譯平面圖中點擊邏輯單元，還可查看該邏輯單元的路由連接關係（5）分配邏輯到ESB設計人員可以使用映射選項技術，強制Quartus軟體將自己的邏輯設計在特殊的器件資源中實現，如ESB（EmbeddedSystemBlock）。ESB是存在於APEX、Mercury和基於ARM／MIPS的Excalibur系列器件中的一種結構，能實現記憶體（RAM，ROM，FIFO或CAM）或組合邏輯。在進行新的資源分配前，設計人員可以回注在上次編譯過程中編譯器所作的任何分配，以確保後面的編譯具有相同的適配。3.延時分析和仿真1）延時分析QuartusⅡ支持對單個時鐘或多個時鐘的延時分析：單個時鐘的延時分析包括Fmax（最大時鐘頻率及最差情況下的寄存器到寄存器的延時）、Tsu（建立時間）、Th（保持時間）、Too（時鐘到輸出時間）、Tm（各個引腳之間的延時）及整個系統的Fmax（包括引腳上的輸入輸出延時）。1）延時分析QuartusⅡ支持用戶對多個時鐘的延時分析，可以分析由不同時鐘控制的寄存器之間的延時，可以運用Slack進行分析。QuartusⅡ自動檢測組合邏輯電路。不同類型的延時資訊（請參考編譯部分），包括沒有佈局佈線的延時資訊，經過佈局佈線的延時資訊及混合的樹狀層次型設計。在缺省情況下，在編譯之後一般自動調用延時分析，也可以禁止調用。QuartusⅡ生成的延時資訊也可以以VHDL，Verilog或標準延時文件（SD）的格式輸出到第三方的EDA工具中。所有的延時分析資訊都包含在編譯報告中。（2）仿真QuartusⅡ支持多種仿真方法。①波形方式輸入：.vwf（向量波形檔）是QuartusⅡ中最主要的波形檔；.vec（向量檔）是MAX＋PLUSⅡ中的檔，主要是為了向下相容；.tbl（列表檔）用來將MAX＋PLUSⅡ中的.scf檔輸入到QuartusⅡ中。②支持Testbench：Tcl/TK腳本檔；Verilog／VHDLTestbench。③第三方的仿真工具：其中QuartusⅡ支持的第三方EDA仿真工具有：ModelTechnology（Modelsim）；Cadence（VERILOG－XL）；Synopsys（VCS）；Synopsys（VSS）。4.器件編程Quartus編程器可以配置Altera公司的APEX、FLEX6000、Mercury及基於ARM／MIPS的Excalibur系列器件，並能校驗、測試和在配置前對空器件進行檢查。該編程器和編程硬體（ByteBlasterMV與MasterBlaster通信電纜）很容易地在幾分鐘內就可以編程或配置一個工作晶片。配置模式包括被動串行配置和JTAG等模式。FPGA的設計流程1.3.1可編程邏輯器件的一般設計流程可編程邏輯器件的設計過程是利用EDA開發軟體和編程工具對器件進行開發的過程。可編程邏輯器件的一般設計流程如圖1.3.1所示，包括設計準備，設計輸入，功能仿真，設計處理，時序仿真和器件編程及測試等七個步驟。圖1.3.1可編程邏輯器件的一般設計流程1．設計準備在系統設計之前，首先要進行的是方案論證，系統設計和器件選擇等準備工作。設計人員需要根據任務要求，如系統的功能和複雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。一般採用自頂向下的設計方法。2．設計輸入設計輸入是設計人員將所設計的系統或電路以開發軟體要求的