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——HDL語言輸入基於ISE5.2的設計輸入方法3.1.2HDL語言輸入VHDL超高速積體電路硬體描述語言和Verilog語言是當今最流行的硬體描述語言。VHDL/Verilog語言輸入已經成為FPGA設計輸入的主要手段。Xilinx公司的ISE5.2集成了VHDL/Verilog語言輸入,但是一個工程下只能使用一種語言輸入,VHDL和Verilog語言不能混合使用。本節將介紹如何在ISE5.2中使用VHDL語言輸入完成設計。1.新建一個HDL語言輸入的工程在ISE5.2啟動後,選擇File?NewProject,跳出NewProject對話框,在對話框中輸入工程名vhdl,在DesignFlow(設計流程)欄的下拉菜單中選擇XSTVHDL(XilinxSynthesizeToolVHDL),如圖所示。1.新建一個HDL語言輸入的工程如果選擇XSTVerilog,設計輸入將是Verilog語言。這裏以VHDL輸入為例進行介紹選擇Project?Newsource,或者在SourcesinProject窗口中單擊滑鼠右鍵,選擇Newsource,跳出“新建工程設計檔”對話框。2.新建工程設計檔2.新建工程設計檔如右圖所示選擇VHDLModule,然後在File中鍵入D_FF,設計一個D觸發器。3.定義端口實體名結構體名端口名端口類型最高位最低位定義好的VHDL程式模型在上圖中可以看到ISE5.2會根據用戶定義的實體,結構體和端口自動生成標準的VHDL原始檔案,包括所要用到的庫,實體定義,端口定義,待描繪的結構等。而且可以發現關鍵字是藍色字體,數據類型是紅色字體,可以方便設計人員區分。剩下的工作就是如何用VHDL語言描繪這個D觸發器。4.VHDL編程對於初學者,如果不熟悉VHDL語言,可以單擊工具欄上的圖示,調出ISE5.2自帶的LanguageTemplates(語言範本)作為參考。如圖所示在Templates窗口中打開子菜單VHDL?SynthesizeTemplates?FlipFlops,選擇DFlipFlopwithAsynchronousReset(帶非同步複位的D觸發器)。

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