Virtex-Ⅱ系列产品课件.pptVIP

Virtex-Ⅱ系列產品1.主要技術特性2.內部結構Virtex-Ⅱ系列產品的內部結構如圖2.1.8所示，主要由CLB、IOB、BlockRAM、DCM和乘法器等組成。其中，內部的CLB模組含有4個Slice，用於實現FPGA的大部分邏輯功能。內嵌的專用乘法器電路可以提高產品進行數字信號處理的速度。內嵌大容量的BlockRAM，用於實現FPGA內部的隨機存取，可以適應設計對大容量片記憶體儲的要求。將DLL改為數字時鐘管理器（DCM，DistalClockManager）從而可以提供更靈活的時鐘管理。IOB模組用於提供封裝管腳與內部邏輯之間的介面，Virtex-Ⅱ支持更多的I／O介面標準。Virtex-Ⅱ採用數控阻抗匹配（DCI，DigitallyControlledImpedance）技術，從而可以減小因阻抗匹配問題而造成的系統不穩定性。Virtex-Ⅱ內部含有更加豐富的佈線資源，從而保證FPGA邏輯資源的最大利用率。Virtex-Ⅱ支持配置數據的三重加密，從而最大限度保護設計者的知識產權。圖2.1.8Virtex-Ⅱ系列產品的內部結構3.CLBVirtex-Ⅱ的CLB單元如圖2.1.9所示。Virtex-IICLB模組由4個相同的Slice和附加邏輯構成，用於實現組合邏輯和時序邏輯。圖2.1.9Virtex-IICLB單元3.CLBSlice的內部結構如圖2.1.10所示，每個Slice由兩個4輸入函數發生器、進位邏輯、算術邏輯、存儲邏輯和函數複用器組成。算術邏輯包括1個異或門（XORG）、1個專用與門（MULTAND），1個異或門可以使1個Slice實現2bit全加操作，專用與門用於提高乘法器的效率。進位邏輯由專用進位信號和函數複用器（MUXC）組成，共同實現快速的算術加減法操作。4輸入函數發生器可以用於實現4輸入LUT、分佈式RAM或16bit移位寄存器；存儲邏輯可配置為D觸發器或鎖存器；進位邏輯包括兩條快速進位鏈，用於提高CLB模組的處理速度；算術邏輯包括一個異或門和一個用於加速乘法運算的專用與門。每個CLB模組既可以配置為分佈式RAM，也可以配置為分佈式ROM，如表2.1.7和表2.1.8所示，CLB模組可以配置為不同容量的分佈式RAM和ROM。圖2.1.10Virtex-ⅡSlice的內部結構表2.1.7Virtex-Ⅱ分佈式RAM配置注：表2.1.7中S表示單端口配置，D表示雙端口配置。表2.1.8Virtex-Ⅱ分佈式ROM配置每1個slice有1個MUXF5和1個MUXFX多路(複用)器，MUXFX多路(複用)器可以實現MUXF6、MUXF7或者MUXF8多路(複用)器。如圖2.1.11所示每個CLB有4個MUXF5，2個MUXF6、1個MUXF7和1個MUXF8多路(複用)器。通過使用這些複用器，每個CLB不僅可以實現5輸入LUT、6輸入LUT、7輸入LUT、8輸入LUT和9輸入LUT，還可以實現128bit移位寄存器，從而提高了Virtex-Ⅱ系列產品的內部資源利用率。圖2.1.11MUXF5和MUXFX多路(複用)器結構示意圖4.IOBIOB模組提供FPGA內部邏輯與外部封裝管腳之間的介面。如圖2.1.12所示，Virtex-Ⅱ的IOB模組含有6個存儲單元，可以單獨配置為邊沿D觸發器或鎖存器，也可以成對實現DDR（Double-Data-Rate）輸入和DDR輸出。Virtex-ⅡDDR輸出結構如圖2.1.13所示。外部輸入信號可以通過IOB模組的存儲單元輸入到FPGA的內部，也可以直接輸入FPGA內部。當外部輸入信號經過IOB模組的存儲單元輸入到FPGA內部時，其保持時間（HoldTime）的要求可以降低，通常其保持時間默認為0。圖2.1.11Virtex-Ⅱ的IOB模組結構圖2.1.12Virtex-ⅡDDR輸出結構在Virtex-Ⅱ系列產品中，根據當前使用的I／O介面標準不同，需要設置不同的介面電壓Vcco和參考電壓VREF。注意：無論使用何種I／O介面標準，輔助電壓VCCAUX均要求接3.3V電源。像Spartan-Ⅱ和Spartan-ⅡE一樣，在Virtex-Ⅱ系列產品的I／O管腳分佈在8個Bank中，同一個Bank的Vcco電壓必須保持一致，不同Bank的Vcco電壓允許不同。注意：Bank位置根據封裝形式不同略有區別。Vcco電壓相同是輸出介面標準相容的基本條件。同一Bank中的I／O介面標準應保持相容，不同Bank間的I／O介面標準可以不要求相容。Virtex-Ⅱ可以相容的輸出介面標準與Spartan-Ⅱ和Spa