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实验1:四位加减法器设计

1。实验任务：设计带借位、进位的4位二进制减法、加法器。

2。实验要求:要考虑借位、进位。在软件环境下，编写源文件并用器件实现。

3。实验过程：

（1）原理分析：多位减加法器的构成有两种方式：并行进位和串行进位方式。并行进位

加法器，串行进位是将全加器进行级联构成的，这种方式电路会比较简单。本次实

验中采用了自底向上（Bottom—Up）的分层次电路设计方法。实际上，VerilogHDL

语言中的加减运算符为程序设计提供了很大的便利，此次实验又采用它实现了加减

法器.

（2）VerilogHDL源文件设计：

［1]。利用算术运算符的程序设计:

moduleadderandsubtracter（s,k,cin,cout)；

inputcin，k;

parameter[3：0]aa=4b0100;

parameter[3：0］bb=4b0101;

outputcout;

output[3:0]s;

regcout，s；

always＠(k)

begin

if(k==1）

｛cout,s｝〈=aa+bb+cin；

else

｛cout，s｝=aa-bb—cin;

end

endmodule

[2］。自底向上（Bottom—Up）的分层次电路设计方法的VerilogHDL源文件。

moduleAdderandsubtracter1bit（k，A，B，Cin，Sum，Cout）；

inputA，B，Cin,k;

outputSum，Cout；

parameter[3：0]A=4b0100；

parameter［3：0]B=4b0101;

assignSum=(（（A^k）^B)^Cin）^k；

assignCout=(（A^k)＆B）|(（A^k)＆Cin)|（B＆Cin）；

endmodule

moduleAdderorsubtracter4bit(k，First,Second,Carry_In,Sum_out,Carry_out）；

input［0：3]First，Second;

inputCarry_in；

output[0：3]Sum_out;

outputCarry_out;

wire［0：2］Car；

always@（k）

begin

if（k==0)

Adderandsubtracter1bit

A1(First［3］，Second[3］，Carry_in,Sum_out[3],Car[2]）;

A2（First[2］，Second[2],Car［2］，Sum_out［3]，Car［1]);

A3(First［3],Second[3]，Car［1］,Sum_out[3]，Car[0]）；

A4(First[3］，Second［3］，Car[0]，Sum_out[3]，Carry_out）；

else

Adderandsubtracter1bit