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BECpnBECpnnn双极集成电路中元件的隔离介质隔离PN隔离BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+S§1.1.2双极集成电路元件的形成过程、结构和寄生效应BECpn+n-epin+P-SiP+P+S四层三结结构的双极晶体管发射区(N+型)基区(P型)集电区(N型外延层)衬底(P型)双极集成电路元件断面图n+-BL双极集成电路等效电路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS(p)等效电路隐埋层作用：1.减小寄生pnp管的影响2.减小集电极串联电阻衬底接最低电位典型PN结隔离双极集成电路中元件的形成过程1:衬底选择确定衬底材料类型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si)确定衬底材料电阻率ρ≈10Ω.cm确定衬底材料晶向（111）偏离2~50典型PN结隔离双极集成电路中元件的形成过程2:第一次光刻----N+隐埋层扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BLP-Si衬底N+隐埋层具体步骤如下：1．生长二氧化硅（湿法氧化）：Si(固体)+2H2O?SiO2（固体）+2H2Si-衬底SiO22．隐埋层光刻：涂胶腌膜对准曝光光源显影As掺杂（离子注入）刻蚀（等离子体刻蚀）去胶N+去除氧化膜3．N+掺杂：N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiP-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN结隔离双极集成电路中元件的形成过程3:外延层主要设计参数外延层的电阻率ρ;外延层的厚度Tepi;AA’Tepixjc+xmc+TBL-up+tepi-ox后道工序生成氧化层消耗的外延厚度基区扩散结深TBL-uptepi-oxxmcxjc集电结耗尽区宽度隐埋层上推距离TTL电路：3～7μm模拟电路：7～17μm典型PN结隔离双极集成电路中元件的形成过程4:第二次光刻----P隔离扩散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN结隔离双极集成电路中元件的形成过程5:第三次光刻----P型基区扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程6:第四次光刻----N+发射区扩散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程7:第五次光刻----引线孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN结隔离双极集成电路中元件的形成过程8:铝淀积典型PN结隔离双极集成电路中元件的形成过程9:第六次光刻----反刻铝双极集成电路元件断面图BECpn+n-epin+P+P+SP-Sin+-BLBECSAA’P+隔离扩散P基区扩散N+扩散接触孔铝线隐埋层BECpn+n-epin+P+P+SP-Sin+-BL为了减小集电极串联电阻,饱和压降小，电阻率应取小.为了减小结电容,击穿电压高，外延层下推小,电阻率应取大;TTL电路：0.2Ω.cm模拟电路：0.5～5Ω.cmCBECSP+隔离扩散P基区扩散N+扩散接触孔铝线隐埋层AA’BB’CC’作业:1.画出NPN晶体管的版图，并标注各区域的掺杂类型（直接在图上标）,写出实现该NPN晶体管至少需要多少次光刻以及每次光刻的目的。2.画出下图示例在A-A’,B-B’C-C’处的断面图。3.结合双极性晶体管版图解释名词：隐埋层、寄生晶体管、PN结隔离IC工艺§3.3BJT工艺§3.4MOS工艺P阱CMOS工艺N阱CMOS工艺双阱CMOS工艺BiCMOS集成电路的工艺§3.5BiMOS工艺§3.6MESFET工艺与HEMT工艺MOS工