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实验一：基本IO实验（仿真）…:…………….…1

实验二：二进制计数器设计……….………………3

实验三：四位全加器的八位显示….……………….6

实验四：用状态机产生1101序列并验证………….9

实验五：基本IO口硬件实现…..………………..…12

实验一、基本IO实验（仿真）

一、实验内容

1.学习ModelSim软件的使用

2、modelsim下编写基本IO口程序

3、初步掌握Verilog语言的设计输入，编译，仿真和调试过程。

4、使用modelsim仿真实验，观察效果

二、实验原理

利用定时时钟CLK作为输入（高电平为1，低电平0），输出到一个LED。KEY1低电

平是LED亮，电平时LED灭，从而实现仿真

三、源程序

1,程序

testio.v

moduletestio(key1,led1);

inputkey1;

outputled1;

assignled1=~key1;

endmodule

2，仿真

t_testio.v

modulet_testio;

regdata_in;

wiredata_out;

initial

begin

data_in=0;

#50data_in=1;

#50data_in=0;

#50data_in=0;

$stop;

end

testiotest(.key1(data_in),.led1(data_out));

endmodule

1

四、仿真图

五、心得体会

这是我第一次使用modelsim软件，我了解了仿真的作用，通过仿真我就可以验证程

序的对与错，并且在老师的讲解下，我懂得了如何在程序里打入中文，受益良多。

2

实验二、二进制计数器设计

一、实验目的

（1）熟悉VerilogHDL时序电路的设计方法；

（2）了解清零和使能的概念，以及同步清零和异步清零的区别

（3）用VerilogHDL语言设计二进制计数器，并仿真，下载验证其功能；

二、实验原理

计数器是最常见的寄存器逻辑电路，从微处理器的地址发生器到频率计都需要用到

计数器。一般计数器可以分为两类：加法计数器和减法计数器。加法计数器每来一个脉

冲计数值加1；减法计数器每来一个脉冲计数器值减1；有时将两者做在一起称可逆计数

器。计数器也分为自由计数器和可预置计数器。有的计数器只有简单复位控制端，称自

由计数器；有的计数器可以预置计数初值，称可预置计数器。

三、源程序

1.二进制计数器程序

modulecounter(count,cout,clk,reset);

inputclk,reset;

output[3:0]count;

outputcout;

reg[3:0]count;

regcout;

always@(posedgeclkorposedgereset)

begin

if(!reset)

begin

count=4b0000;

cout=1b0;

end

elseif(count==4b1111)

3

begin

count=4b0000;

cout=1b1;

end

else

begin

count=count+4b0001;

cout=1b0;

end

end

endmodule

2.testbech程序