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2024-08-01 发布于北京
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6、编写一个4位加法计数器VHDL源程序，要求：复位信号A：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4ARCHICTUREARTOFADDER8BIS

reset低电平清零，变高后在clk上升沿开始工作，输入时钟位加数COMPONENETADDER4B

信号为clk，输出为q。(以十二进制为例)B：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4--对要调用的元件ADDER4B的界面端口进行定义

LIBRARYIEEE;位被加数PORT(CIN：INSTD_LOGIC；

USEIEEE.STD_LOGIC_1164.ALL;S：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；--4A：INSTD_LOGIC_VECTOR(3DOWNTO0)；

ENTITYcounterIS位和B：INSTD_LOGIC_VECTOR(3DOWNTO0)；

PORT(clk,reset:INSTD_LOGIC;CONT：OUTSTD_LOGIC)；S：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；

q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDADDER4B；CONT：OUTSTD_LOGIC)；

ENDENTITYpriorityencoderARCHITECTUREARTOFADDER4BISENDCOMPONENT；

ARCHITECTURErtlOFcounterISSIGNALSINT：STD_LOGIC_VECTOR(4DOWNTO0)；SIGNALCARRY_OUT：STD_LOGIC；--4位加法器的进

SIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALAA，BB：STD_LOGIC_VECTOR(4DOWNTO0)；位标志

BEGINBEGINBEGIN

q=cout;AA=0A；--将4位加数矢量扩为5位，为进位U1：ADDER4B--例化(安装)一个4位二进制加法

PROCESS(clk,reset)IS提供空间器U1

BEGINBB=0B；--将4位被加数矢量扩为

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