必威体育精装版电子科技大学中山学院-电子信息学院11级EDA综合实验一：8位加法器的设计.pdf

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学生实验报告

系别电子信息学院课程名称《EDA综合实验》

班级终极一班实验名称8位加法器设计

姓名Benny实验时间2013年n月n日

学号指导教师

何惠龙

报告内容

一、实验目的和任务

利用QuartusII原理图输入方法设计简单组合电路，通过一个8位全加器的设计掌握利

用EDA软件进行原理图输入方式的电子线路设计的详细流程。

二、实验原理介绍

一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，

即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接

三、设计代码（或原理图）、仿真波形及分析

新建工程，做原理图，如下图所示：

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以下是仿真结果，如图所示：

引脚图：

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四、实验结论与心得

心得：根据实验设计思路，我先用VHDL设计了一个全加器full_adder.vhd，编译、

仿真成功后，通过元件例化的方式，采用原理图设计了一个8位的加法器adder8.bdf，但

是在这个过程中出现了很多问题，即由于我是把这个8位的加法器的每个全加器元件输入

输出引脚分开的，因此一开始就设计了17个输入引脚，这使得我在给输入引脚添加信号

时不知道添加什么信号，才能够起到验证仿真结果是否正确的目的。

另外，我在这里还遇到了一些其他问题，由于在建立原理图文件adder8.bdf以后没

有将该原理图文件设置成顶层文件，这使得我在给输入引脚添加信号时无法添加引脚。这

里还存在一个问题：当通过原理图设计8位加法器时，我不知道能不能把它当着一个整体，

即3输入2输出。另外，怎么通过在原理图设计里面把这一思想表示出来。

由于通过原理图设计无法完成8位加法器的设计，所以我又换了VHDL设计。通过VHDL

设计比原理图设计简单，但是更容易出错，比如输入引脚、中间信号生成等的不匹配。

建立VHDL源文件以后，保存为adder8.vhd文件名，编译、仿真，但是由于我是将8

位加法器当成的一个整体，即3输入2输出，并且在端口定义时我所定义的数据类型为逻

辑矢量，因此这里又出现一个问题，即在仿真时给输入信号添加信号时不能确定到底应该

怎么添加，并且其中间信号无法确定。不过后来在老师的指导下，我明白了错误根源在哪

里。

在对8位的加法器进行仿真时，一开始我是用的时序仿真，这里就出现一个问题，即

仿真结果为未知，但是换用功能仿真的时候，其结果就是正确的，不指导是什么原因。还

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有另外一个问题，即我在将adder8.vhd文件设置为顶层文件以后，并没有进行编译就开

始仿真，这使得我在给引脚添加信号时始终也找不到输入信号，不过好在面意识到了这个

问题。

在本次实验过程中，虽然出现了很多问题，但正是因为在操作过程中发现了很多问

题并且通过对这些问题的解决，我对QuartusII7.0开发系统环境也有了更深入的了解

和认识。

版权归benny所有

五、实验评价(教师)

１.实验步骤正确，完成了本实验的全部内容。很好（）一般（）否（）

２.实验数据全面，调试步骤准确，结果正确。很好（）一般（）否（）

３.实验报告