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指令流水线基本概念谭志虎
单周期MIPS关键路径---LW指令CLK指令字4PC+420:1625:21SignExtendSignImm01012+PCBranchSrcBSrcAALUResultWriteDataReadDataWriteBackData++BranchAddressCLKPC+4rsrtrdCLK指令字4PC+420:1625:2115:1115:0SignImm+PCBranchSrcAALUResultWriteDataReadDataWriteBackData++BranchAddressPC+4rsrtALU0101RDA指令存储器ALU01Tclk_to_qTregfile_readTmemTaluTmemTmuxTsetupR1#R2#W#WDWE寄存器堆R1R2CLKRDA指令存储器SignExtendWERDA数据存储器WDPCPC性能取决于最慢的指令，时钟周期过长
MIPSCPU实现方案单周期方案性能受限于最慢的指令结构简单，实现容易多周期方案传统多周期提升性能，复用器件异步控制，变长指令周期指令流水线多指令并行，提升性能部件并发
单周期指令运行动态IFIDEXMEMWBI2I1取指译码执行访存写回数据通路细分为5段，总时长为1个时钟周期=5T取指令IF(InstructionFetch)指令译码ID(InstructionDecode)执行运算EX(Execution)访存阶段MEM结果写回WB(WriteBack)
单周期时空图I2I1时间tIFIDEXMEM空间sI2I1I1I1I1I2I2I2WBI1T2T3T4T5T6T7T8T9T10T0完成n条指令需要5nTI2
多周期指令运行动态IFIDEXMEMWBbeqlw取指译码执行访存写回Jaddsw数据通路细分为5段，可复用功能部件LW指令 5个时钟周期BEQ指令 3个时钟周期ADD指令 4个时钟周期J指令 3个时钟周期
多周期时空图Iw时间tIFIDEXMEM空间sIwIwIwIwbeqbeqbeqWBaddaddaddaddI3I2T2T3T4T5T6T7T8T9T10T011T12T完成n条指令时间与指令有关I1
流水线指令运行动态IFIDEXMEMWBI9I8I7I6I5I4I3I2I1取指译码执行访存写回数据通路细分为5段，各段完全并发取指令IF(InstructionFetch)指令译码ID(InstructionDecode)执行运算EX(Execution)访存阶段MEM结果写回WB(WriteBack)
指令流水线时空图I1I2I3I4I5I6I7I8I9I1I2I3I4I5I6I7I8I1I2I3I4I5I7I7I1I2I3I4I5I8I1I2I3I4I5时间tIFIDEXMEM空间sWBI5I1I2I3I4完成n条指令的时间=完成第一条指令时间5T+(n-1)*T=(n+4)TT2T3T4T5T6T7T8T9T0
理想流水线适用范围工业自动化流水线指令流水线？理想流水线特征阶段数相同：所有加工对象均通过同样的工序（阶段）不同指令阶段数不同段时延相同：各段传输延迟一致，不能有等待现象，取最慢的同步取指，访存段最慢无资源冲突：不同阶段之间无共享资源，各段完全并发取指令、取数存在内存争用无段间互锁：进入流水线的对象不受其他阶段的影响多条指令间存在相关和依赖Microprocessor?withoutinterlockedpipedstages（MIPS）
指令流水线的相关、冲突、冒险（hazard）资源相关争用主存：IF段取指令、ID段取操作数争用ALU：多周期方案中计算PC、分支地址，运算指令解决方案：增加部件消除分支相关提前取出的指令作废，流水线清空流水线发生中断数据相关指令操作数依赖于前一条指令的执行结果ADD$s1,$s2,$s3引起流水线停顿直到数据写回ADD$s4,$s1,$s3
谭志虎下节课再见…stan@hust.edu.cn
理想指令流水线设计谭志虎
理想指令流水线设计理想流水线关键问题阶段数相同：所有加工对象均通过同样的工序（阶段）不同指令阶段数不同，让所有指令均经过5个阶段，部分阶段可能不工作段时延相同：各段传输延迟一致，不能有等待
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