kai huang嵌入式系统硬件二处理器类型概念arm big hardware-211.pptx

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2024-08-16 发布于北京
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KaiHuangEmbeddedSystemHardware(II)

ProcessortypesMPSoCConceptsARM’sbig.LITTLEtechnology8/15/2024kai.huang@tum2Outline

HighperformanceHighlyoptimizedcircuitsandtechnologyUseofparallelismsuperscalar:dynamicschedulingofinstructionssuper-pipelining:instructionpipelining,branchprediction,speculationcomplexmemoryhierarchyNotsuitedforreal-timeapplicationsExecutiontimesarehighlyunpredictablebecauseofintensiveresourcesharinganddynamicdecisionsPropertiesGoodaverageperformanceforlargeapplicationmixHighpowerconsumption8/15/2024kai.huang@tum3GeneralPurposeProcessors(GPP)

8/15/2024kai.huang@tum4GPP+Memory(I):vonNeumannArchitectureCPUPCIRGPRMemoryData+Programaddressdata1.PC:=2002.Fetch=IR:=Mem[PC]3.DecodeIR4.Execute5.PC:=PC+16.goto2ADDa1,a2,aN123200N

8/15/2024kai.huang@tum5GPP+Memory(II):HarvardArchitectureCPUPCIRGPRProgramMemoryaddressdataDataMemoryaddressdata

4-8MbytesL3Cache4cores,8threads8/15/2024kai.huang@tum6IntelLynnfield(Corei5/i7)

IOPB:InstructionsideOnchipPeripheralBusIXCL_M:Instruction-sideXilinxCacheLinkMasterIXCL_S:Instruction-sideXilinxCacheLinkSlaveILMB:InstructionsideLocalMemoryBus8/15/2024kai.huang@tum7SimpleGPP:XilinxMicroBlazeDOPB:DatasideOnchipPeripheralBusDXCL_M:Data-sideXilinxCacheLinkMasterDXCL_S:Data-sideXilinxCacheLinkSlaveDLMB:DatasideLocalMemoryBusMFSL:MasterFastSimplexLinkSFSL:SlaveFastSimplexLink

ComplexinstructionsetCISC(e.g.x86)MapcomplexityofcommoninstructionsdirectlyinmachinecodeComplexinstructionscanconsistofseveralsimpleinstructionsCanleadtosubtletimingissuesUsedingeneralpurposecomputingReducedinstructionsetRISC(e.g.ARM–AcornRiscMachine)Onlysimplemachineinstructions;Compilerhastomaphigh-levellanguageontosimpleinstructionsAllinstructionstakethesametimeUsedinembeddedsystems(Real-timehardware,smartphones,…)8EmbeddedProcessors–RISCvs.CISC8/