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实验六触发器
一、实验目的
1.掌握基本RS、JK、D和T触发器的逻辑功能。
2.掌握集成触发器的逻辑功能及使用方法。
3.熟悉触发器之间相互转换的方法。
二、实验原理和电路
触发器是具有记忆作用的基本单元,在时序电路中是必不可少的。触发器具有两个基本性质:(1)在一定的条件下,触发器可以维持在两种稳定状态(0或1状态)之一而保持不变;(2)在一定的外加信号作用下,触发器可以从一种状态转变成另一稳定状态(1?0或0?1),因此,触发器可以记忆二进制的0或1,被用作二进制的存贮单元。
触发器根据时钟脉冲输入分为两大类:一类是没有时钟输入的触发器,称为基本触发器;另一类是有时钟脉冲输入端的触发器,称为时钟触发器。
1.基本触发器
(1)与非门组成的基本触发器
由两个与非门组成的基本触发器如图1.6.1,它有两个输出端(Q和),两个输入端(和R),逻辑功能见表1.6.1所示。
由表1.6.1可知:?当==1时,该触发器保持原先的1或0状态不变,即稳定状态。
(a)逻辑图(b)国际符号(c)惯用符号
图1.6.1由与非门组成的基本触发器
?=1,端输入负脉冲,则不管原来为1或0状态,由于与非门“有低出高,全高出低”新状态一定为:Q为0状态,Q为1状态。
?=1,端输入负脉冲,则不管原来Q为何状态,新状态一定为Q=1,=0。
?当、同时输入由高到低电平,这时Q==1,尔后,若、同时由低变高,则Q的状态有可能为1,也可能为0,这取决于两个与非门的延时传输时间,这一状态,对触发器来说是不正常的,在使用中应尽量避免。
(2)由或非门组成的基本触发器
基本触发器也可由或非门组成,如图1.6.2所示,表1.6.2为其逻辑功能表。
由于或非门逻辑关系为“有高出低,全低出高”,因此,在输入S和R端,平时应为低电平,而不是高电平。由表1.6.2可知:
1
?S=R=0时,状态不变。
?S=0,R为正脉冲输入时,Q=0,=1。
?R=0,S为正脉冲输入时,Q=1,=0。
?S、R均为正脉冲输入,则Q和状态不定。这一状态对触发器来说也是不正常的,应尽量避免。
表1.6.1由与非门组成的基本触发器功能表表1.6.2由或非门组成的基本触发器功能表
QSRQ
11不变不变00不变不变
101001
110010
不定不定不定不定
(a)逻辑图(b)惯用符号(c)国际符号
图1.6.2由或非门组成的基本触发器
2.时钟触发器
时钟触发器按逻辑功能分,有以下五种:?SR;?D;?JK;?T;?T′。
它们的触发方式,往往取决于该时钟触发器的结构,通常有三种不同的触发方式:?电平触发(高电平触发、低电平触发)、?边沿触发(上升沿触发、下降沿触发)、?主从触发。(1)时钟触发器的逻辑功能
?SR触发器
图1.6.3示出了同步式结构的SR触发器逻辑电路图。CP是时钟输入端,平时为低电平,这迫使门G3、G4均为高电平输出,于是由G1和G2交叉耦合组成的基本触发器维持原状态不变。当CP为高电平,即时钟(正)脉冲出现时,G3或(和)G4输出端才可能出现低电平(取决于当时的控制输入S和R),触发器的状态才可能发生变化。
SR触发器的功能表、驱动表1.6.3和1.6.4所示。
n+1n其特性方程式为:Q=S+Q约束条件:SR=0
表1.6.3SR触发器功能表表1.6.4SR触发器驱动表
n+1nn+1SRSRQQQ
n000×00Q
0110010
1001101
11×011不定
2
图1.6.3SR触发器(同步式)
?D触发器
D触发器是由SR触发器演变成的,是=S条件下的特例,其逻辑电路图1.6.4。功能表和驱动表分别如表1.6.5和表1.6.6。
n+1D触发器的特性方程是Q=D
表1.6.5D触发器功能表表1.6.6D触发器驱动表
nn+1n+1DDQQQ
00000
01111
100
111
图1.6.4D触发器(同步式)
?JK触发器(同步式)
JK触发器的控制输入端为J和K,它也是从SR触发器演变而来的,是针对SR逻辑功能不完善的又一种改进。其逻辑图见图1.6.5所示,功能表和驱动表分别见表1.6.7和表1.6.8。JK触发器的特性方程是
?T和T′触发器
T触发器可以看成是J=K条件的特例,它只有一个控制输入端T。见图1.6.6为T触发器的逻辑图,表1.6.9和表1.6.10分别为其功能表和驱动表。T触发器的特性方程是
n+1nnQ,T,Q
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