3时序逻辑电路(10[1].5.17).ppt

实验三、时序逻辑电路一、实验目的1.掌握D触发器的逻辑功能和使用2.掌握中规模集成计数器74LS161、的逻辑功能和使用方法。3.掌握用触发器和中规模集成电路构成任意进制计数器的方法。二、实验原理1、集成触发器集成D触发器74LS74是双D触发器器件，它的翻转时刻是在CP的上升沿，管脚如图三、实验内容用D触发器（74LS74）设计一个三进制同步加法计数器，结果用LED表示。2.用74LS161设计一个任意进制计数器（1）用异步清零法实现6进制计数器（2）用同步置数法实现8进制计数器1、用D触发器实现同步三进制计数器D触发器的激励表：三进制计数器的激励表：2、用161实现任何进制：实验报告要求注意事项*D触发器特征方程:Qn+1=DCP↑集成JK触发器JK触发器的特征方程：Qn+1=JQn+KQnCP↓2、74LS161四位二进制同步计数器（异步清除）74LS161为带预置功能的二进制同步计数器，其功能表见表，外引线排列图见图,15脚为进位输出端。从功能表中可看到，当Cr=0时，CP端无论有无脉冲，计数器立即清零，因此是异步清除。当LD=0时，计数器随着CP脉冲的到来被置数，属同步置数。3、用74LS161构成六进制计数器如用反馈清零法，则计数器如图（a）所示连线，当Q3Q2Q1Q0=0110时，通过反馈线强制计数器清零。由于0110状态只是瞬时过渡状态，因此，随着CP脉冲的到来，计数器的状态依次是0，1，2，3，4，5，0构成六进制计数器。图（b）是用反馈置数法构成的七进制计数器，当Q3Q2Q1Q0=0110时，LD=0，此时，计数器的输出仍是0110，当下一个即第7个CP脉冲到来时，计数器才被置数，Q3Q2Q1Q0=D3D2D1D0=0000，计数器输出为0。由激励表得特征方程：由特征方程画出电路图（略）或⒈画出用D触发器组成的三进制计数器的电路图。2.画出用两种不同方法组成的6进制、8进制完整电路图（包括分频器）。3.用坐标纸对应时间轴，画出6进制计数器CP、Q0、Ql、Q2、Q3五个波形的波形图，标出周期，并比较它们的相位关系。4.说明同步计数器和异步计数器的区别是什么？5.比较反馈同步置数法和异步清零法各自的优缺点。6.总结时序电路的特点及使用体会。⒈CP脉冲一般由函数发生器的TTL端输出。⒉CC4511是CMOS件，不能把管脚悬空作为高电平处理，5脚为锁存端，一定正确连接。