可编程逻辑器件设计技巧系列一.pdf

可编程逻辑器件设计技巧系列一

1．用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口,发现问

题：要使得sdram读写正确,必须把186(主CPU)的clk送给sdram,而不能把

clk经cpld的延时送给sdram.两者相差仅仅4ns.而时序通过逻辑分析仪测

试没有问题.此程序在xilinx器件上没有问题.这是怎么回事？

答：建议将所有控制和时钟信号都从PLD输出,因为SDRAM对时钟偏移

(clockskew)很敏感,而Altera的器件PLL允许对时钟频率和相位都进行完

全控制.因此,对于所有使用SDRAM的设计,Altera的器件PLL必须生成

SDRAM时钟信号.

要利用SDRAM作为数据或程序存储地址来完成设计,是采用MegaWizard

还是Plug-InManager来将一个PLL在采用QuartusII软件的设计中的顶层示

例？可以选择创建一个新的megafuntion变量,然后在Plug-Inmanager中

创建ALTCLKLOCK(I/P菜单)变量.可以将PLL设置成多个,或是将输入划分开

来,以适应设计需求.一旦软件生成PLL,将其在设计中示例,并使用PLL

的“Clock”输出以驱动CPU时钟输入和输出IP引脚.

2．在max7000系列中,只允许有两个输出使能信号,可在设计中却存在

三个,每次编译时出现“deviceneedtoomany[3/2]outputenablesignal”.

如果不更换器件（使用的是max7064lc68）.如何解决这个问题？

答：Eachoftheseuniqueoutputenablesmaycontrolalargenumberoftri-

statedsignals.Forexample,youmayhave16bidirectionalI/Opins.Each

ofthesepinsrequireanoutputenablesignal.Ifyougroupthesignalsintoa

16-bitbus,youcanuseoneoutputenabletocontrolallofthesignals

insteadofanindividualoutputenableforeachsignal.（参考译文：这两

个独特的输出使能中每个都可能控制大量三相信号.例如,可能有16个双

向I/O引脚.每个引脚需要一个输出使能信号.如果将这些信号一起分组

到一个16位总线,就可以使用一个输出使能控制所有信号,而不用每个信

号一个输出使能.）

3．关于vhdl的问题：process(a,b,c)begin…endprocess;如果a、b、c同

时改变,该进程是否同时执行三次？

答：PROCESSSTATEMENTS中的执行跟逻辑有关系,假如是同步逻辑,则

在每次时钟的触发沿根据A,B,C的条件来执行一次；假如是异步逻辑,

则根据判断A、B、C的条件来执行.一般我们都推荐使用同步逻辑设计

4．在设计最初,由于没有将时钟信号定义在全局时钟引脚上,导致

MAXPLUSII在时间分析时提示错误：（时钟偏斜加上信号延迟时间超过

输入信号建立时间）.全局时钟引脚的时钟信号到各个触发器的延时最

小,有没有可能通过编译软件设置,将普通I/O脚上的时钟信号也经过芯

片内部的快速通道以最小的延迟送到每个触发器时钟引脚？

答：youcanregisterthatsignalandassignitastheglobalsignal,bythe

stepflow:assign-logicoption-Individuallogicoptions-Globalsignal.But

youdbetterinputtheclocksignalthroughthededicatedinputpin.（参考

译文：可以寄存这个信号,并将它指定为全局信号,步骤如下：指定—

逻辑选项—个别逻辑选项—全局信号.但是,最好通过专用输入引脚输

入时钟信号.）

5．用MaxplusII软件设计完后,用DelayMatrix查看延迟时间.由于内部触

发器的时钟信号用了一个输出引脚的信号,