数字时钟VHDL设计(EDA).pdfVIP

  1. 1、本文档共6页,可阅读全部内容。
  2. 2、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  5. 5、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  6. 6、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  7. 7、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  8. 8、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多

数字时钟VHDL设计(eda设计实验)

模块一【六选一数据选择器】:

功能说明:将六组BCD码中的一组选出来进行BCD译码。布线如图所示。

VHDL语言代码:

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitymux6is

port(cnthh,cnthl,cntmh,cntml,cntsh,cntsl:instd_logic_vector(3downto0);

sel:instd_logic_vector(2downto0);

cntout:outstd_logic_vector(3downto0)

);

endmux6;

architecturebehavofmux6is

begin

process(sel)

begin

caseselis

endcase;

endprocess;

endbehav;

模块二【BCD译码器】

功能说明:将BCD译码后驱动数码管显示。布线、管脚如图所示。

VHDL语言代码:

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_ARITH.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYBCDDECODERIS

PORT(

BCD:INSTD_LOGIC_VECTOR(3DOWNTO0);

SEGOUT:OUTSTD_LOGIC_VECTOR(0TO6)

);

ENDBCDDECODER;

ARCHITECTUREaOFBCDDECODERIS

BEGIN

PROCESS(BCD)

BEGIN

CASEBCDIS

ENDCASE;

ENDPROCESS;

ENDa;

模块三【六进制计数器】

功能说明:其输出端作为实验板上138译码器的地址输入端,从而让留个数码管的选通信号

SM1_SM2轮流工作。

VHDL语言代码:

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitycnt6ais

port(cp,reset:instd_logic;

sel:outstd_logic_vector(2downto0)

);

endcnt6a;

architecturebehavofcnt6ais

signalsec:std_logic_vector(2downto0);

begin

process(reset,cp)

begin

if(reset=0)then

elsif(cpeventandcp=1)then

else

sec=sec+1;

endif;

endif;

endprocess;

sel=sec;

endbehav;

模块四【六十进制计数器】

功能说明:实现秒,分计数。布线如图。连接原理图时注意区别秒,分两个计数器。

VHDL语言:

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_ARITH.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT60IS

PORT(

CLK,EN,CR,am:INSTD_LOGIC;

CO:OUTSTD_LOGIC;

QH,QL:OUTSTD_LOGIC_VECTOR(3DOWNTO0)

);

ENDCNT60;

ARCHITECTUREaOFCNT60IS

SIGNALQNH,QNL:STD_LOGIC_VECTOR(3DO

文档评论(0)

155****7789 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档