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数字时钟VHDL设计（eda设计实验）

模块一【六选一数据选择器】：

功能说明：将六组BCD码中的一组选出来进行BCD译码。布线如图所示。

VHDL语言代码：

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitymux6is

port(cnthh,cnthl,cntmh,cntml,cntsh,cntsl:instd_logic_vector(3downto0);

sel:instd_logic_vector(2downto0);

cntout:outstd_logic_vector(3downto0)

);

endmux6;

architecturebehavofmux6is

begin

process(sel)

begin

caseselis

endcase;

endprocess;

endbehav;

模块二【BCD译码器】

功能说明：将BCD译码后驱动数码管显示。布线、管脚如图所示。

VHDL语言代码：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_ARITH.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYBCDDECODERIS

PORT(

BCD:INSTD_LOGIC_VECTOR(3DOWNTO0);

SEGOUT:OUTSTD_LOGIC_VECTOR(0TO6)

);

ENDBCDDECODER;

ARCHITECTUREaOFBCDDECODERIS

BEGIN

PROCESS(BCD)

BEGIN

CASEBCDIS

ENDCASE;

ENDPROCESS;

ENDa;

模块三【六进制计数器】

功能说明：其输出端作为实验板上138译码器的地址输入端，从而让留个数码管的选通信号

SM1_SM2轮流工作。

VHDL语言代码：

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitycnt6ais

port(cp,reset:instd_logic;

sel:outstd_logic_vector(2downto0)

);

endcnt6a;

architecturebehavofcnt6ais

signalsec:std_logic_vector(2downto0);

begin

process(reset,cp)

begin

if(reset=0)then

elsif(cpeventandcp=1)then

else

sec=sec+1;

endif;

endif;

endprocess;

sel=sec;

endbehav;

模块四【六十进制计数器】

功能说明：实现秒，分计数。布线如图。连接原理图时注意区别秒，分两个计数器。

VHDL语言：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_ARITH.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT60IS

PORT(

CLK,EN,CR,am:INSTD_LOGIC;

CO:OUTSTD_LOGIC;

QH,QL:OUTSTD_LOGIC_VECTOR(3DOWNTO0)

);

ENDCNT60;

ARCHITECTUREaOFCNT60IS

SIGNALQNH,QNL:STD_LOGIC_VECTOR(3DO