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FPGA-Verilog试题(西安电子科技大学)--第1页

西安电子科技大学

考试时间分钟

试题

题号一二三四五六七八九十总分分数

1.考试形式：闭（开）卷；2.本试卷共四大题，满分100分。

班级学号姓名任课教师

一、选择题（每题2分，共18分）

1.下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（A）

(A)开关级(B)门电路级(C)体系结构级(D)寄存器传输级

2.在verilog中，下列语句哪个不是分支语句？（D）

(A)if-else(B)case(C)casez(D)repeat

3．下列哪些Verilog的基本门级元件是多输出（D）

(A)nand(B)nor(C)and(D)not

4．Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（B）

(A)supply(B)strong(C)pull(D)weak

5.元件实例语句“notif1#(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl);”中截至延迟的典型值为（B）

(A)1(B)2(C)3(D)4

6．已知“a=1b’1;b=3b001;”那么{a,b}＝（C）

(A)4b0011(B)3b001(C)4b1001(D)3b101

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7.根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC）

(A)模块级(B)门级(C)开关级(D)寄存器级

8．在verilog语言中，a=4b1011，那么a=（D）

(A)4b1011(B)4b1111(C)1b1(D)1b0

9．在verilog语言中整型数据与（C）位寄存器数据在实际意义上是相同的。

(A)8(B)16(C)32(D)64

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二、简答题（2题，共16分）

1．VerilogHDL语言进行电路设计方法有哪几种（8分）

1、自上而下的设计方法（Top-Down）2、自下而上的设计方法（Bottom-Up）3、综合设计

的方法

2．specparam语句和parameter语句在参数说明方面不同之处是什么（8分）。

1、．specparam语句只能在延时的格式说明块（specify块）中出现，而parameter语句则不

能在延时说明块内出现

2、由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数则

可以是任何数据类型的参数

3、由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义

的参数则可以在模块内（该parameter语句之后）的任何位置说明

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三、画波形题（每题8分，共16分）

1.根据下面的程序，画出产生的信号波形（8分）

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