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4位二进制加法器实验报告

一、实验名称：4位二进制加法器设计实验

二、实验目的：

1.进一步熟悉QuartusII软件使用方法。

2.进一步掌握的VerilogHDL语言描述和原理图描述的方法。

3.进一步掌握4位二进制加法器的设计方法。

三、设计思想：

用串行进位方式构成的4位二进制加法器如图：

4位串行进位二进制加法器是以一位二进制全加器为基础，如图，

将四个一位二进制全加器串接构成一个4位二进制加法器。4位二进

制加法器可对两个4位二进制数进行加法运算，同时产生进位。当两个

二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以

得到输出为和（S）和进位（C0）。可以采用原理图的描述方法和

VerilogHDL语言描述方法。

四、实验内容：

1.通过VerilogHDL语言描述4位二进制加法器的功能。

2.通过原理图方式描述4位二进制加法器的功能。

3.通过波形仿真验证描述4位二进制加法器的功能。

五、实验流程：

1.采用VerilogHDL语言描述实现4位二进制加法器：

(1).首先用VerilogHDL语言编写二进制半加器：

modulehalfadd(s,c,a,b);

inputa,b;

outputs,c;

xor(s,a,b);

and(c,a,b);

endmodule

按周期输入波形

(2).再编写一位二进制全加器：

modulefulladd(s,co,a,b,cl);input

a,b,cl;

outputs,co;

wires1,d1,d2;

halfaddha1(s1,d1,a,b);

halfaddha2(s,d2,s1,cl);

org1(co,d2,d1);

Endmodule

按周期输入波形

(2).之后编写4位二进制加法器：

modulebitadd(s,c3,a,b,t1);

input[3:0]a,b;

inputt1;

output[3:0]s;

outputc3;

wirec0,c1,c2;

fulladdfa0(s[0],c0,a[0],b[0],t1);

fulladdfa1(s[1],c1,a[1],b[1],c0);

fulladdfa2(s[2],c2,a[2],b[2],c1);

fulladdfa3(s[3],c3,a[3],b[3],c2);

endmodule

2.按照4位二进制加法器的工作原理可以绘制成如下原理图：

3.功能仿真波形及说明：

(1).按周期输入波形：

由此波形图可以分析：例如0001+0001=0010、0100+0100=1000、

0110+0110=1100…对于所有的两个四位二进制相加，结果正确。

(2).按随机输入波形：

由以上两幅图可见满足4位二进制加法器的功能要求。

六、实验总结：

通过实验，我已经熟悉QuartusII软件使用方法，并进一步掌握

了VerilogHDL语言描述和原理图描述的方法以及4位二进制加法器的

设计方法。