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《EDA技术与VerilogHDL》课程实验报告

实验项目名称：基于VerilogHDL语言的数字钟（DE2）设计

一、实验项目名称

基于VerilogHDL语言的数字钟（DE2）开发板设计。

二、实验目的和要求

（1）实验目的

1.掌握VerilogHDL语言的基本运用；

2.熟悉QuartusⅡ的简单操作；

3.掌握一个基本EDA工程设计流程；

4.掌握数字钟（DE2开发板）的设计基本原理。

（2）实验要求

1.具有普通时钟的计时、调时功能。

2.能够下载到DE2开发板进行运行

三、实验内容和原理

数字钟共使用一类主要模块来实现其功能。其总体结构如下图

所示。

分频信号作为秒的时钟信号

控

驱制

动调

整

时分秒计时器ｋｅｙ键控

制

（1）时分秒计数器。

时计时器是一个24进制计数器，分秒则均为60进制计数器。当秒计

时器接受一个计时脉冲时，秒计数器从一计到六十，秒显像管依次显

示00、01、02、03……，每当秒计时到00，就会有一个输出脉冲至

分计时器，分计时器在原有基础上加一，显示器同样依次显示，每当

分计时器计到00，相应的有一个脉冲使得时计数器在原有基础上加

一，显示器一次显示00、01、……当计时器计数到23时59分59秒

时，时分秒计数器自动归零。

（2）数码显像管译码模块。

该模块的功能就是将四位的8421码翻译成8位输出，用于显示各个

数字，分为两组，高电平点亮，不同的数字对应不同的8位码。

因此程序设计需要考虑时分秒的每个数所对应的8位码。

例如：if(sec1[3:0]==4b0000)//sec10-9

begin

HEX0[6:0]=7b1000000;

end

if(sec1[3:0]==4b0001)

begin

HEX0[6:0]=7b1111001;

end

if(sec1[3:0]==4b0010)

begin

HEX0[6:0]=7b0100100;

（3）分频器模块

开发板可用时钟为50MHZ，不可以用来做时钟输入，用作时

钟信号前必须分频，该分频是用计数取反来分

该总体模块实现功能：key2表示状态，key1表示转换改变分或

时，key0表示在相应的状态下调整分或时。最后根据所用开发板将时

分秒转换成相应的HEX即显现管显示编码信号进行输出。

四、操作方法与实验步骤（选填）

步骤1：在quartus中输入代码进行仿真。

步骤2：根据所选用器件锁定引脚，锁定引脚需要根据所用的

DE2开发板的芯片型号，本组所用芯片为EP2C35F672C6.

步骤3：将所建工程的sof文件下载到开发板

toolsprogrammer，之后调试：key2键暂停，暂停

以后才可以调整时间，否则其他按键无效，key1进行转

换调分或调时，key0用来增加。

五、实验结果与分析。

两次按