verilog_数字钟课程设计.pdfVIP

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《通信系统FPGA开发》课程设计任务书

(适用于通信工程专业)

1.设计一数字钟系统,要求如下:

(1)有基础的实时数字钟功能,即时,分,秒的正常显示模式。(24小时制)

(2)可对系统用手动方式校准,设计两个按键,按动校时键,时计数器加一,按动校分键,

则电路处于校分状态。

(3)整点报时,要求在59分50秒,52秒,54秒,56秒和58秒发出一个低音信号,00分

00秒发出一个高音信号。

完整代码加测试代码:

module

kongzhi_count(clk,S1,S2,reset,hour_s,hour_g,minute_s,minute_g,second_s,second_g,cout_1,cou

t_2,alarm_clock_low,alarm_clock_high);

inputclk,S1,S2,reset;

outputreg[3:0]hour_s,hour_g,minute_s,minute_g,second_s,second_g;

outputwirecout_1,cout_2;

outputregalarm_clock_low,alarm_clock_high;

regR1,R2;

always@(posedgeclk)

begin

if(S1==1)

begin

R1=1;

end

elseif(S2==1)

begin

R2=1;

end

end

always@(posedgeclk)//秒个位显示

begin

if(~reset)

second_g=0;

elseif(second_g==9)

second_g=0;

else

second_g=second_g+1;

end

always@(posedgeclk)//秒十位显示

begin

if(~reset)

second_s=0;

elseif(second_g==9)

begin

if(second_s==5)

second_s=0;

else

second_s=second_s+1;

end

end

assigncout_1=((second_g==9)(second_s==5))?1:0;

always@(posedgeclk)//分个位显示

begin

if(~reset)

begin

minute_g=0;

end

elseif(R2==1)

begin

if(minute_g==9)

minute_g=0;

else

begin

minute_g=minute_g+1;

end

R2=0;

end

elseif(cout_1)

begin

second_g=0;

second_s=0;

if(minute_g=

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