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《计算机组成试验C》
课程设计
适用专业：电子信息类专业
专业:****
班级:********
学号:********
姓名:***
指导老师:***
试验学期:-第1学期
西南交通大学
信息科学和技术学院
简化计算机系统设计
一.试验目标经过学习简单指令系统及其各指令操作步骤，用VHDL语言实
：
现简单处理器模块，并经过调用存放器模块，将处理器模块和存放器模块连接形
成简化计算机系统。
二.试验内容
1.用VHDL语言实现简单处理器模块。
2.调用存放器模块设计256×16存放器模块。
3.将简单处理器模块和存放器模块连接形成简单计算机系统。
4.将指令序列存入存放器，然后分析指令实施步骤。
三.预习要求：1、学习简单指令集。2、学习各指令操作步骤。
四.试验汇报
1.BLOCK图
图1原理图
内存文件：
图2内存文件.Mif
2.程序设计
LIBRARYieee;
USEieee.std_logic_1164.ALL;
PACKAGEmypackIS
CONSTANTidle
CONSTANTload
CONSTANTmove
CONSTANTaddx
CONSTANTsubp
CONSTANTandp
CONSTANTorp
CONSTANTxorp
CONSTANTshrp
CONSTANTshlp
CONSTANTswap
CONSTANTjmp
CONSTANTjz
CONSTANTread
CONSTANTstop
ENDmypack;
LIBRARYieee;
USEieee.std_logic_1164.ALL;
USEieee.std_logic_unsigned.ALL;
USEWORK.mypack.ALL;
cpu实体申明
ENTITYcpu2IS
PORT(
reset:INstd_logic;--清零信号低有效
clock:INstd_logic;--时钟信号
Write_Read:OUTstd_logic;--读写信号,1为写
M_address:OUTstd_logic_vector(11DOWNTO0);--地址线
M_data_in:INstd_logic_vector(7DOWNTO0);--数据输入线
M_data_out:OUTstd_logic_vector(7DOWNTO0);--数据输出线
overflow:OUTstd_logic);--溢出标志
ENDcpu2;
cpuRTL级行为描述
ARCHITECTURERTLofcp
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