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XX理工大学本科实验报告

题目:数字钟的VHDL设计

课程名称：数字电路课程设计

学院（系）：电子信息与电气工程学部

专业：电子信息工程

班级：

学生XX：

学号：

完成日期：

成绩：

2013年12月15日

..可修编..

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数字钟的VHDL设计

1.设计任务及要求：

设计任务：设计一台能显示时、分、秒的数字钟。具体要求如下：

（1）设计一个数字钟，能够显示当前时间，分别用6个数码管显示小时、分钟、秒钟

的时间，秒针的计数频率为1Hz，可由系统脉冲分频得到。

（2）在整点进行提示，可通过LED闪烁实现，闪烁频率及花型可自己设计。

（3）能够调整小时和分钟的时间，调整的形式为通过按键进行累加。

（4）具有闹钟功能，闹钟时间可以任意设定（设定的形式同样为通过按键累加），并且

在设定的时间能够进行提示，提示同样可以由LED闪烁实现

设计要求：

（1）编写设计报告，要求包括方案选择、程序代码清单、调试过程、测试结果及心得体

会。

2.设计原理

时显示器分显示器秒显示器

时译码器分译码器秒译码器

报时

时计数器分计数器秒计数器

校时电路

1H

Z

振荡器分频器

图1数字钟的系统框图

该系统由振荡器、分频器、“时、分、秒”计数器、译码器及显示器、校时

电路、整点报时电路等组成。石英晶体振荡器和分频器产生整个系统的时基信号，

它直接决定计时系统的精度。“秒计数器”采用六十进制计数器，每累计60秒向

..可修编..

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“分计数器”进位；“分计数器”采用六十进制计数器，每累计60分向“时计数

器”进位；“时计数器”采用二十四进制计数器，按照“24翻1”规律计数。“时、

分、秒”计数器的输出经译码器送显示器显示。校时电路用来当计时出现误差时

对“时、分、秒”进行校对调整。整点报时电路是根据计时系统的输出状态产生

一脉冲信号，然后去触发音频发生器实现报时。

3.设计过程

3.1.设计思路

时钟脉冲信号作为数字钟的时间基准，再经分频器输出标准秒脉冲。秒计数器计满60

后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器是计满24后，系统

自动复位重新开始计数。计数器的输出经译码电路后送到显示器显示。可以用校时电路进行

校时。整点报时电路在每小时的最后50秒开始报时间隔一秒报一次时直至下一小时开始。

3.2.数字钟的设计方案

数字钟的设计包括编码模块、分频模块、秒计时模块、分计时模块、小时计时模块、闹

钟模块和报时模块。该数字钟可以实现3个功能：计时功能、报时功能、闹铃和设置时间功

能。

3.2.1.编码模块

编码模块主要是对时、分、秒的设置输入。

3.2.2.分频模块

在数字钟的设计中，外部输