FIR滤波器设计_原创文档.pdfVIP

4FIR数字滤波器的设计与实现

4.1FIR数字滤波器在Simulink环境下的仿真

本次FIR数字滤波器课题研究设计的简要流程：

图4.1FIR设计流程

按照此流程图通过一个实例来验证此套方案的可行性——即成功滤掉高频

信号。

实例:让一个50hz的信号与一个500hz的信号相加，让其分别通过带通滤波器

和低通滤波器，查看示波器观察滤波器是否成功滤除500hz高频信号。打开

matlab，进入simulink界面，找到正弦信号发生模块、加法运算模块、示波器以

及滤波器设计工具(FDATOOL))拖进新建的.mdl文档中，按图4.2的方式连好各个

模块即可得到示波器图形如图4.3.

FDATool

Digital

FilterDesign1

SineWave1

Add

SineWave

FDATool

DigitalScope

FilterDesign

图4.2simulink搭建的滤波器

图4.3simulink仿真波形

图4.3由上到下依次是50hz正弦波、500hz正弦波、两个正弦波的和信号经

过带通滤波器以及两个正弦波的和信号经过低通滤波器后的信号。此图说明我们

搭建的Simulink模型是正确的，而且可以明显看出低通滤波器成功滤掉了高频

信号。

4.2FIR数字滤波器在Systemgenerator环境下的仿真

上一小节论述了在Simulink环境下的数字滤波器模型搭建并完成仿真验证，

接下来要做的就是用SystemGenerator搭建硬件执行程序实现仿真并验证。以下

简单介绍所需要的模块以及参数设置。

(1)SystemGenerator模块

SystemGenerator模块的参数设置里允许用户选择FPGA的硬件目标、系统

时钟周期等选项。Simulink和FPGA系统仿真时间可以由SystemGenerator的时

钟设置来设置，滤波器模型中有很多小的模型例如信号发生模块、AD/DA模块

等，Simulink的采样周期是这些小模块采样周期的最大公因子，这点可由System

Generator来设定。而硬件中隐含的采样时间实际上比Simulink中可看到的仿真

采样时间要快。基于此我们将FPGA时钟信号设定为10ns，Simulink采样周期

设定为1s。

(2)信号发生模块

信号发生有很多方式，这里采用ROM产生一个500hz的正弦信号，DDS来

产生一个50hz的信号。下图分别为其时序电路设计：

1

0

Constanthi