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成绩指导教师日期

五邑大学实验报告

实验课程名称：

EDA实验

院系名称：信息工程学院

专业名称：通信工程（物联网）

（一）实验目的：

设计并实现具有一定功能的数字钟。掌握各类计数器及它们相连的设计方法，掌

握多个数码管显示的原理与方法,掌握FPGA的层次化设计方法，掌握VHDL语言

的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，

能实现清零，调节小时，分钟以及整点报时的功能。

（二）实验器材：

计算机一台，EDA实验箱一台。

（三）实验原理：

四）实验内容：

1.正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60

秒钟的计数器显示。

2.按键实现“校时”“校分”功能；

3.用扬声器做整点报时。当计时到达59’50”时鸣叫。

方案：利用试验箱上的七段码译码器（模式7），采用静态显示，系统时钟选择

1Hz。整个系统可以是若干文件组成，用PORTMAP实现的方式；也可以是一

个文件用多进程方式实现；亦或者是用文本和图形混合的方式实现；亦或者是用

LPM参数化模块实现。

（五）实验步骤:

1.新建一个文件夹,命名为shuzizhong.

2.输入源程序。打开QuartusⅡ,选择File→new命令。在New窗口中的

DesignFiles栏选择编译文件-的语言类型，这里选择VHDLFile选项。然后在

VHDL文本编译窗口中输入秒模块程序。

秒模块源程序如下：

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitySECONDis

port(clk,clr:instd_logic;时钟/清零信号

sec1,sec0:outstd_logic_vector(3downto0);秒高位/低

位

co:outstd_logic);输出/进位信号

endSECOND;

architectureSECofSECONDis

begin

process(clk,clr)

variablecnt1,cnt0:std_logic_vector(3downto0);计数

begin

ifclr=1then当ckr为1时，高低位均为000

elsifclkeventandclk=1then

ififandandthen当记数为58（实际是经过59

个记时脉冲）

co=1;进位

低位为9

elsifelsifthen小于9时

cnt0:=cnt0+1;计数

elseelse

ififthen高位小于5时

cnt1:=cnt1+1;

elseelse

co=0;

endif;

endif;

endif;

sec1=cnt1;

sec0=cnt0;

endprocess;

endSEC;

3.文件存盘。选择File→SaveAs命令，找到已经设立的文件夹，存盘文件名

应与实体名一致。

4.创建工程。打开并建立新工程管理窗口，选择File→New