第7章-存储器、复杂可编程器件和现场可编程门阵列.ppt

3、RAM的操作与定时：1、读操作：2、写操作：7.2.2同步静态随机存取存储器SSRAM是在SRAM的基础上发展起来的，由CP脉冲控制其读写操作的一种高速RAM。结构上，SSRAM除了SRAM类似的电路外，还增加了地址寄存器、输入寄存器、读写控制逻辑电路和丛发控制逻辑电路。（具体见p347）之后，SSRAM又发展出双倍数据传输率静态随机存取存储器（DDRSRAM）和四倍数据传输率静态随机存取存储器（QDRSRAM）。7.2.3动态随机存取存储器1、DRAM存储单元：VDDXiT2T3T4T5T1行选择线“写”位线“读”位线R/W列选择线YjDI≥1DO存储单元三管动态存储单元：动态RAM存储单元利用MOS管栅极电容电荷存储效应保存数据，由于漏电流的存在，数据需要刷新。刷新电路单管动态存储单元：XiT行选择线位线目前，DRAM存储单元都为这种单管存储单元。（见p351）由于DRAM的集成度很高，存储容量大，因此需要很多的地址线，DRAM采用行、列地址分时送入的方法。（结构见p352）D7A9A0R/WCSD1D3D2D0A9A0R/WCSD1D3D2D0......D6D5D4D1D3D2D0...CSR/WA0A91K×41K×4用两片2114（1K×4）将位数由4位扩展到8位7.2.4存储容量的扩展1.字长（位数）的扩展：把各片对应的地址线连接在一起，数据线并列使用即可。2.字数的扩展：各片RAM对应的数据线联接在一起；低位地址线也并联接起来，而高位的地址线，首先通过译码器译码，然后将其输出按高低位接至各片的选片控制端。如用2114接成4096字×4位的存储器时，需要4个2114组件，共12根地址线。连接时，将各片中的低位地址A0---A9对应相连；而高位地址A10、A11经2-4译码，按高低位控制4片2114的CS端。CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D324译码器A11A10A0A9D3D2D1D02114(1)2114(2)2114(3)2114(4)R/WY0Y3A11A10选中片序号对应的存储单元001110012114(1)2114(2)2114(3)2114(4)0000~10231024~20472048~30713072~4095用2114接成4096字×4位型存储器时，高位地址和存储单元的关系如下表：3.字位的扩展：CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3A10A0A9D7D6D5D42114(1)2114(2)2114(3)2114(4)R/W1D3D2D1D0用256×4位的RAM扩展成1024×8位存储器§7.3复杂可编程逻辑器件CPLD是在GAL的基础上发展起来的高密度PLD器件。可以分为两大类：基本结构的CPLD----采用EPROM技术，仍然保持GAL的特点，与阵列加宏单元结构。主要是规模扩大，其次在相邻乘积项的利用、触发器结构方面也有所改进。分区阵列结构的CPLD----采用E2PROM或flashmomory技术，具有“系统可编程（ISP）特性。将整个器件划分为若干个区域，每个区域相当于一个GAL，通过全局互连总线将各个区域连接起来。7.3.1CPLD的结构：一、逻辑块：逻辑块内部可编程连线区I/O块I/O块逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块逻辑块可编程乘积项阵列乘积项分配宏单元1宏单元2宏单元m内部可编程连线区内部可编程连线区I/O块nmm二、可编程内部连线：宏单元或I/O连线内部连线TE2CMOS管可编程内部连线的作用是实现逻辑块