Verilog 数字系统设计90例.pdfVIP

Verilog数字系统设计90例

verilog数字系统设计90例

verilog

数字系统设计代码90基准

合肥工业大学宣城校区微电子科学与工程verilog数字系统设计

contents

1、二选一多路选择

器

12、多路器模块的编写测试平

台

13、三位加法

器

24、比较

器

25、实例调用―三态门选择

器

26、同步置位/清零的计数

器

37、异步清

零

38、case语句实现3-8译码器的部分

代

码3

9、for语句来实现8位数据中低4位左移到高4

位410、for语句计算出

13路脉冲信号为高电平的个

数411、生成语句对两个n

位的总线用门级原语进行按位异或512、

用条件生成语句实现参数化乘法

器

513、使用case生成语句实现n位加法

器61

4、四选一多路

器

715、四位计数

器

716、使用任务控制交通

灯

817、cpu总线控制的任

务

918、自动任务示

例

919、用函数实现乘累加

器

1020、计算32位地址值的偶校验

位

1121、左/右移位寄存

器

1222、用函数的递归调用定义阶乘计

算

...1223、常量函

数

1324、带符号函

数

1325、显示任

务

1426、文件写入操作的例

子

1427、读取文件的示例

1

1528、读取文件的示例

2

1529、使用$random生成随机

数

1630、宏定义语句

`define

1631、带有宏定义的8位加法

器

1732、用`include语句设计的16位加法

器1

733、结构化描述方式对四选一多路选择

器1834、

结构化描述方式实现一位全加

器

...1835、结构化描述方式实例化四个一位全加器实现四位串行进位全加

器1836、用户定义原

语

1937、四选一的多路选择器的自定义原语设

计2038、用

户定义原语的方式设计电平敏感锁存

器2039、用户定

义原语的方式设计d触发器（时钟下降沿触

发）2040、采用实例化前面用定义原语设计的

四选一多路选择器(mux)的方法实现十六

合肥工业大学宣城校区微电子科学与工程verilog数字系统设计

选一的多路选择

器

21

41、数据流建模叙述方式:一位全加

器

..2242、犯罪行为建模方式设计一位加法

器

2243、混合设计方式设计一位全加

器

2244、数据流叙述方式对四挑选一多路选择器建

模2345、犯罪行

为建模方式设计四挑选一多路选择

器2346、

用rtl级建模方式设计此电

路

2447、四位全加

器

2448、女团逻辑电

路

2449、单向三态端

口

2550、单向总线缓冲

器

2551、双向三态端

口

2552、双向总线缓冲

器

2653、2挑选1多路选择

器

2654、多路比较

器

2755、拎CX600X端的3－8译码

器

2856、4十一位二进制至格雷码点的转换

器

2957、时序逻辑电

路

3058、jk触发

器

3159、d触发

器

3260、拎异步登位端的d触发

器

3261、拎异步置位端的d触发

器

3262、具有异步置位和登位的d触发

器

...3363、具有同步登位的d触发

器

3364、拎同步置位端的下降沿触发

器

3365、拎异步登位端的和输入CX600X端的下降沿触发

器3466、门锁存器：

电平引爆的存储器单元，基本sr门锁存

器3467、透明化门锁存

器

3568、基本n十一位同步计数

器

3569、具有异步登位、同步计数CX600X和可以预置的十进制计

数器3570、格雷码计数

器

3671、四位移位寄存

器

3772、8位撬装谢朗特移位寄存

器

3773、利用移位寄存器产生顺序脉

冲

3874、可以输入输出信号的2分频信号、4分频信号和8分频信号的分频

器3875、分频系数为12的分频

器

3976、分频系数为6,充电电流为1：5的偶数分频

器3977、3分频充

电电流为1:1的奇数分频

器

..4078、分频系数为5、充电电流为1:1