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实验一Modelsim仿真软件的使用
一、实验目的
（1）熟悉Modelsim软件
（2）掌握Modelsim软件的编译、仿真方法
（3）熟练运用Modelsim软件进行HDL程序设计开发
二、实验内容
1、实验要求
用VerilogHDL程序实现一个异或门，Modelism仿真，观察效果。
2、步骤
1、建立工程
2、添加文件到工程
3、编译文件
4、查看编译后的设计单元
5、将信号加入波形窗口
6、运行仿真
3、方法
moduleyihuo(a,b,c);
inputa,b;
outputc;
assignc=a^b;
endmodule
测试程序：
modulet_yihuo;
rega,b;
wirec;
initial
begin
a=0;
forever#20a=~a;
end
initial
begin
b=0;
forever#30b=~b;
end
yihuou1(a,b,c);
endmodule
二、实验结果
波形图：
三、分析和心得
通过这次的实验，我基本熟悉Modelsim软件，掌握了Modelsim软件的编
译、仿真方法。同时在编写程序的过程中，加深了我对课上所讲的HDL的语法
的认识。
实验二简单组合电路设计
一、实验目的
（1）掌握基于Modelsim的数字电路设计方法
（2）熟练掌握HDL程序的不同实现方法
二、实验内容
1、实验要求
设计一个三人表决器（高电平表示通过），实验内容如下：
（1）三个人，一个主裁判，两个副裁判；
（2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原
则决定是否通过。
使用VerilogHDL程序实现上述实验内容，并使用modelsim仿真。
2、方法
moduletest(a,b,c,s);
inputa,b,c;
outputs;
assigns=c|(ba);
endmodule
modulet_test;
rega,b,c;
wires;
initial
begin
a=0;
forever#10a=~a;
end
initial
begin
b=0;
forever#20b=~b;
end
initial
begin
c=0;
forever#40c=~c;
end
testu1(a,b,c,s);
endmodule
三、实验结果
四、分析和心得
通过本次实验，我掌握基于Modelsim的简单数字电路设计方法，且尝试了
用不同方法实现功能，三人表决器可以通过testbench测试程序实现，也可以利
用always模块实现，可见程序的设计思想是很重要的。
实验三二进制全加器设计
一、实验目的
（1）熟悉VerilogHDL元件例化语句的作用
（2）熟悉全加器的工作原理
（3）用VerilogHDL语言设计四位二进制全加器，并仿真，下载验证其功
能
二、实验内容
1、实验要求
（1）用VerilogHDL语言描述一位全加器，并使用modelsim仿真验证结
果。
（2）用VerilogHDL元件例化语句实现四位全加器，modelsim仿真验证
结果。
（3）设计程序将加法结果分开输出，即十位数和个位数分别用四位数组表
示。
2、方法
moduleadd1(a,b,c,s,sc);
inputa,b,c;
outputs,sc;
assign{
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