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8位ALU(算术逻辑单元)verilog语言

大连理工大学城市学院

FPGA实验报告

实验内容：8位ALU

系别班级：电子1004班

学号：

姓名：

日期：2013.4.14

一．设计概述：

一种基于可编程逻辑器件FPGA和硬件描述语言的8位的ALU的设计方法。该ALU采用层次

设计方法，有寄存器模块、控制模块和显示模块组成，能实现8位无符号数的取值、加减和

4种逻辑运算（与、或、异或、同或）。该ALU在QuartusII软件环境下进行功能仿真，通

过DE2验证。

二．设计功能：

1、该处理器的数据宽度为8bit，可以实现算术加法、减法、逻辑与、逻辑或、逻辑非、

逻辑与非、逻辑或非和逻辑异或等8种运算。

2、用选择端opcode[2:0]选择8种运算，2个操作数分别是a_r[7:0]和b_r[7:0]，运算

结果是alu_out[7:0]；并定义选择如下。

选择端opcode[2:0]运算结果解释说明

000A操作数a_r[7:0]

001B操作数b_r[7:0]

010算术加法

011算术减法

100逻辑与

101逻辑或

110逻辑异或

111逻辑同或

3、使用DE2板上的3个拨码开关设置当前ALU的运算功能，再由8个拨码开关给定数据A

和数据B，由一个按键key手动提供脉冲。

三．设计方案：

本设计共有5个模块。

1）脉冲输出器（key手动脉冲），计数依次产生4个脉冲到各个部件，第一个脉冲启动信号。

2）寄存器A，第二个脉冲来时锁存数据A，并在数码管上显示。

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3）寄存器B，第三个脉冲来时锁存数据B，并在数码管上显示。

4）8位ALU，第四个脉冲来时进行运算，并锁存结果alu_out。

5）结果显示器，将结果显示通过DE2上的数码管显示。

四．程序分析：

主程序模块:

modulealu8(clk,clk_r,rst,a,b,alu_out,opcode,sw_ab,HEX1,HEX0,HEX7,HEX6,HEX5,

HEX4);

inputclk,rst,clk_r;

input[7:0]sw_ab;

input[2:0]opcode;

output[6:0]HEX1,HEX0,HEX7,HEX6,HEX5,HEX4;

output[7:0]a;

output[7:0]b;

output[7:0]alu_out;

regaU1(.clk(clk),.rst(rst),.sw_ab(sw_ab),.a_r(a),.clk_r(clk_r),.HEX7(HEX7),.

HEX6(HEX6));

regbU2(.clk(clk),.rst(rst),.sw_ab(sw_ab),.b_r(b),.clk_r(clk_r),.HEX5(HEX5),.

HEX4(HEX4));

alurU3(.clk(clk),.rst(rst),.a_r(a),.b_r(b),.alu_out(alu_out),.opcode(opcode));

digitalU4(.clk_r(