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数据选择器及图形设计的方法数电实验报告(完整版)--第1页
贵州大学实验报告
学院:计算机科学与信息学院专业:信息安全班级:111
姓名张龙翔学号1108060081实验组
实验时间2012、10、指导教师栾岚成绩
实验项目
数据选择器及图形设计的方法
名称
实
1.学习数据选择器的设计;
验
2.进一步了解、熟悉和掌握FPGA开发软件QuartusⅡ的使用方法;
目
3.学会使用VectorWave波形仿真和分析;
的
实
验
软件:AlteraQuartusⅡ9.0集成开发环境
仪
器
1.新建工程,取名mux8_1。
2.新建设计文件,选择“File︱New”,在New对话框中选择DeviceDesignFiles下的VerilogFile,
单击OK,完成新建设计文件。
3.输入源文件,参考程序如下:
实modulemux8_1(DOUT,A,D0,D1,D2,D3,D4,D5,D6,D7,CS);//
验input[2:0]A;//
步wire[2:0]A;//
骤inputD0;//输入D0;
inputD1;//输入D1;
inputD2;//输入D2;
inputD3;//输入D3;
inputD4;//输入D4;
数据选择器及图形设计的方法数电实验报告(完整版)--第1页
数据选择器及图形设计的方法数电实验报告(完整版)--第2页
inputD5;//输入D5;
inputD6;//输入D6;
inputD7;//输入D7;
inputCS;//输入CS;
outputDOUT;//输出DOUT;
always@(CSorAorD0orD1orD2orD3orD4orD5orD6orD7)//
begin//开始
if(CS==1)//如果CS等于1
DOUT=0;//DOUT被赋值为0输出
else//否则
case(A)//A的情况
3’b000:DOUT=D0;//当A是三位二进制表示的0时,DOUT被赋值为D0
输出
3’b001:DOUT=D1;//当A是三位二进制表示的1时,DOUT被赋值为D1
输出
3’b010:DOUT=D2;//当A是三位二进制表示的2时,DOUT被赋值为D2
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