FPGA与数字系统设计-实验六7段数码显示译码器设计.pdfVIP

7段数码显示译码器设计

1、实验目的

熟悉ISE系列软件的设计流程和基本工具使用，学习7段数码显示译码器设

计，学习VHDL的CASE语句应用。

2、实验内容

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只

能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以

输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是

利用译码程序在FPGA/CPLD中实现。本实验中，7段译码器的数码管采用共阴数

码管，而且不考虑小数点的发光管。其输出信号LED7S的7位分别接数码管的7

个段，高电平有效。例如，当LED7S输出为“1101101”时，数码管的7个段：g、

f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数

码管显示“5”。

3、实验器材

Spartan3E开发板。

4、实验说明

实验中所需要的源文件在本报告附录中。

5、实验步骤

步骤1：创建ISE工程

（1）启动桌面上的ISE9.1图标，在ProjectNavigator中选择File

→NewProject。

（2）在弹出的对话框（见图1）中，设置工程名为ymq7s，工程，工程存放存放路路径径为为

，顶层模块类型选择HDL，并单击Next按钮。

图1ISE工程属性对话框

（3）出现图2所示对话框，目标器件选择spartan3E,具体设计如下图。

图2ISE工程属性对话框

（4）一直点击Next，直到出现图3（即是刚才所设定的），最后点击Finish。

图3工程设计总表

出现图4，这就是所建立的工程，现在我们需要在里面完成我们的设计。

图4ISE工程属性对话框

步骤2：创建新的VHDL设计文件

（1）在ISE用户界面中，选择Project→NewSource。

（2）在弹出的对话框（见图5）中，选择VHDLModule作为源程序类型，

设置文件名为ymq7s，并单击“下一步”按钮。

图5VHDL的NewSourceWizard

（3）点击Next，直到出现图6，直到Finish。

图6程序总结

（4）点击Finish之后出现程序编辑窗口，在窗口中进行程序编辑。输入7

段数码显示译码程序并保存（程序见附录），编辑窗口如图7。

图7保存后的程序编辑窗口

步骤3：利用XST进行设计综合并仿真

（1）点击processes目录下的synthesize-XST可以实现综合。单击

synthesize-XST左边的可以展开它。综合后可以点击生成相应的文件并观察。

如图8所示。

（2）综合过后，在信息显示窗口中会显示ProcessProcesscompleted

successfully即综合成功。成功后会在相应的地方打勾，即。如

果有警告会出现感叹号，若为错误会出现叉号，可以点击Transoript下的Errors

查看错误信息并修改，警告信息可以忽略。

（3）仿真。在资源窗的sourcefor右面的复选框中选择第二个Behavioral

simulation，如图9，

图9资源管理窗的仿真复选窗口

选择Behavioralsimulation之后，界面如图10所示，

图10仿真界面