EDA课程设计——基于VHDL语言的数字时钟设计.pdfVIP

EDA课程设计——基于VHDL语

言的数字时钟设计

一、设计要求错误!未定义书签。

二、设计原理及框图错误!未定义书签。

1、设计原理错误!未定义书签。

2、结构框图错误!未定义书签。

三、设计过程.0

1、模块化设计.0

2、顶层文件生成.3

四、仿真调试过程.4

1、各模块时序仿真图.4

2、仿真过程中遇到的问题6

五、设计体会及收获.6

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三、设计过程

1、模块化设计

（1）秒计时模块

秒计时模块由一个60位计

数器为主体构成，其输入输

出端口组成为：

Clk：计时时钟信号

Reset：异步清零信号

Setmin：分钟设置信号

Enmin：使能输出信号

Daout[6:0]：BCD码输出

（2）分计时模块

分计时模块由一个60位计

数器为主体构成，其输入输

出端口组成为：

Clk、clk1：计时时钟信号

Reset：异步清零信号

Sethour：小时设置信号

Enmin：使能输出信号

0

Daout[6:0]：BCD码输出

（3）时计时模块

时计时模块由24位计数器

为主体构成，其输入输出端

口组成为：

Clk：计时时钟信号

Reset：异步清零信号

Daout[6:0]：BCD码输出

（4）显示模块

系统时间输出由六个七段

数码管显示。

显示的数据是各计时模块

给出的

BCD码。

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（5）调时控制模块

该模块主要用于调节时、分

显示，用于“对表”。

（6）整点报时模块

在时钟整点的时候产生扬

声器驱动信号。由时钟计时

模块中分钟的进行信号进

行控制。当contr_en为高

电平时，将输入信号clk送到输出端speak用

于驱动扬声器，同时在clk的控制下，输出端

lamp[2..0]进行循环移位。输出控制模块有扬声

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器控制器子模块组成。

2、顶层文件生成

前面已经完成了电子时钟电路的各个组成部分

的设计，下面把这些组成部分

组装起来，形成完整的总体设

计。该电子时钟的命名为

clock，其外部端口如右图所

示。各个输入/输出端口的

作用如下：

（1）clk为外部时钟信