EDA综合设计与实践课程设计用VerilogHDL设计电子钟.pdfVIP

EDA综合设计与实

践课程设计用

VerilogHDL设计电

子钟

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2020年4月19日

文档仅供参考

广东工业大学实验报告

信息工程学院通信工程专业04班成绩评定_______

学号姓名张凤珠教师签名_______

预习情况操作情况考勤情况数据处理情况

实验题目用VerilogHDL设计电子钟第17周至第17周

一、课程设计目的和要求

目的：

1.学会使用quantusⅡ软件（编译、仿真等），并利用它进行设计一些简单

的数字电路；

2.利用实验室提供的GW48SOPC系统主板，结合quantusⅡ软件实现电子钟

的功能显示。

要求：

电子钟应实现如下功能：

1．时钟显示功能：，该电子钟正常显示小时、分钟、秒，各用2位数码管

（共6位数码管）显示范围为0—23时59分59秒，分辨率为1秒，包括启

动与停止。

2．校时功能：包括小时校准和分钟校准。

3．跑表：包括跑表清零、启动计时、停止及继续计时功能。

二、实验器件

实验室提供的GW48SOPC系统主板实验箱

三、设计方案和源程序代码

首先分析电子钟要实现的三个功能，然后确定它的基本结构，因为设计

时电子钟的三个基本功能都要用到数码管显示，考虑到三者为了避免竞争数

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2020年4月19日

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码管资源的问题，因此设计时电子钟有3个主要输入按键K1、K2、K3，分

别为时间显示、校时功能、跑表的启动，而且是当任一个按键按下，其余两

个键都无效，即此时只有按下的键才有效，执行该键所控制功能的启动。

其次，各个功能模块的设计。A、对于时间显示模块中，涉及到的是时

分秒各个计数器的设计，“秒计数器”采用60进制计数器，每累计60秒，发

出一个“分脉冲”信号，该信号将被送到“分计数器”。“分计数器”采用60进制

计数器，每累计60分，发出一个“分脉冲”信号，该信号被送到“时计数

器”。“时计数器”采用24进制计数器，可实现24小时的累计计数。B、

对于校时模块，同样用到了上述的时分计数器，不过只是能实现校时分钟和

小时功能，分别用K4、K5键控制，做法是每按下一次键，对应的计数器加

一。C、最后是跑表模块，这相对于前面两个模块较为复杂，它有计时复

位、启动和计时停止三个功能，分别用K6、K8、K7按键控制，这里用到了

毫秒、秒、分钟计数器，其中“毫秒计数器”采用100进制计数器，每累计

100毫秒产生一个“秒脉冲”信号，该信号将作为“秒计数器”的时钟脉冲，其

余同A所述。百分秒、秒和分钟信号用七段LED显示。而复位信号是高电平

有效，能够对整个跑表同步清0；当启动/停止为高电平时跑表开始计时，为

低电平时停止计时，变高后在原来的数值基础上再计数。

最后，就是整体的综合。包括每个模块用到的时钟设置、按键显示模块

和确定输入输出参数；本次课程设计采用了一个输入主时钟源4096HZ，其

余各个模块用到的时钟信号从此时钟源分频得到，因此专门设置了一个分频

小模块。

源程序代码如下：

module