veriloghdl数字设计与综合答案.pdfVIP

veriloghdl数字设计与综合答案

【篇一：verilog习题选答】

txt答：fpga中，由程序来转换为可烧录的二进制码。ic设计中，

主要是由design-compiler来实现。

2．能否说模块相当于电路图中的功能模块，端口相当于功能模块的

3．assign声明语句,实例元件,always块,这三类描述中哪一种直接

与电路结构有关?

4．由连续赋值语句（assign）赋值的变量能否是reg型的？

答：赋值运算分为连续赋值和过程赋值两种。

（1）连续赋值连续赋值语句只能对线网型变量进行赋值，而不能

对寄存器型变量进行

赋值，基本的语法结构为：assign#(延时量)线网型变量名=赋值

表达式;一个线网型变量一旦被连续赋值语句赋值后，赋值语句右端

赋值表达式的值将持续对赋值变量产生连续驱动，只要右端表达式

任一操作数的值发生变化，就会立即触发对赋值变量的更新操作。

（2）过程赋值过程赋值主要用于两种结构化模块（initial和

always）中的赋值语句。

在过程块中只能使用过程赋值语句，不能在过程块中出现连续赋值

语句，同时过程赋值语句也只能用在过程赋值模块中。基本的语法

结构为：被赋值变量赋值操作符赋值表达式，其中，赋值操作符是

“=”或“=”，它分别代表了阻塞赋值和非阻塞赋值类型。过程赋值语

句只能对寄存器类型的变量进行赋值，经过赋值后，上面这些变量

的值将保持不变，直到另一条赋值语句对变量重新赋值为止。

5．如果都不带时间延迟、阻塞和非阻塞赋值有何不同？说明它们的

不同点？答：代码1：

moduletest(a,b,c,d,y);//两个与逻辑，1个或逻辑

inputa,b,c,d;

outputy;

regy,tmp1,tmp2;

always@(aorborcord)//y的值并不等于当前的tmp1，tmp2

相或的值，而是等于上begin一次运算时tmp1，tmp2相或的值。

相当于一个延迟，在第2tmp1=ab;次always模块运行完后得到

想要的y值

tmp2=cd;

y=tmp1|tmp2;

endendmodule

代码2：基本与代码1一样，只是在always的敏感列表中加入了

temp1，temp2

moduletest(a,b,c,d,y);

inputa,b,c,d;

outputy;

regy,tmp1,tmp2;

always@(aorborcordortmp1ortmp2)//与代码一不同，

begin

tmp1=ab;

tmp2=cd;

y=tmp1|tmp2;

end

endmodule

代码3：在代码2中加进参数j，来帮助判断always模块的运行次

数：

moduletest(a,b,c,d,y);

inputa,b,c,d;

outputy;

regy,tmp1,tmp2;

reg[8:0]j=0;

always@(aorborcordortmp1ortmp2)

begin

j=j+1;

#5//这里加了一个延时，方便分析

tmp1=ab;

延迟消失了。

tmp2=cd;

y=tmp1|tmp2;

end

endmodule

首先j从0增至1，为阻塞赋值，然后延迟5，开始下面的非阻塞赋

值，然后temp1，temp2得到了新的值，但是y还是并没有更新，

而是和代码一中一样保持。第一次always执行完毕。由于temp1

的值得到了更新，