EDA多功能数字电子钟.pdf

EDA实验报告

Clock设计

姓名：

专业：电子信息科学与技术

班级：10级1班

学号：1001050903

信息科学与工程学院电子信息系

2012年7月3日

一、实验目的

通过本次实验设计，提高学生Verilog语言编写能力，加深对QuartusΙΙ、

modelsim等仿真软件的了解并进一步熟悉和使用。

二、实验要求

1.设计一个时钟，具有显示时、分的功能；

2.时钟有暂停、复位等功能。

三、实验内容

1.clock程序代码

moduleclock(clk,seg,reset,cin,ocom,count);

output[3:0]ocom;

output[7:0]seg;

outputcount;

inputcin,clk,reset;

reg[7:0]out_s;

reg[7:0]out_min;

reg[7:0]seg;

reg[3:0]ocom;

reg[3:0]display;

regclk_m,clk_n;

reg[1:0]select;

regcount;

integercount_clk,count_cp;

always@(posedgeclk)

if(count_cp==50000)

begin

count_cp=0;

clk_n=~clk_n;

end

else

count_cp=count_cp+1;

always@(posedgeclk)

if(count_clk==

begin

count_clk=0;

clk_m=~clk_m;

end

else

count_clk=count_clk+1;

always@(posedgeclk_n)

select=select+1;

always@(select)

begin

case(select)

2b00:beginocom[3:0]=4b1110;display=out_s[3:0];end

2b01:beginocom[3:0]=4b1101;display=out_s[7:4];end

2b10:beginocom[3:0]=4b1011;display=out_min[3:0];end

2b11:beginocom[3:0]=4b0111;display=out_min[7:4];end

endcase

end

always@(posedgeclk_m)

begin

if(!reset)

out_s=0;

elseif(cin)

begin

if(out_s[3:0]==9)

begin

out_s[3:0]=0;

if(out_s[7:4]==5)

out_s[7:4]=0;