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第3章VHDL基础

3-1：画出与下例实体描述对应的原理图符号元件：

ENTITYbuf3sIS--实体1：三态缓冲器

PORT(input:INSTD_LOGIC;--输入端

enable:INSTD_LOGIC;--使能端

output:OUTSTD_LOGIC);--输出端

ENDbuf3x;

ENTITYmux21IS--实体2：2选1多路选择器

PORT(in0,in1,sel:INSTD_LOGIC;

output:OUTSTD_LOGIC);

3-1.答案

3-2.图3-30所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语

句的表达方式写出此电路的VHDL程序。

选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；

s1=0，s0=1；s1=1，s0=0

和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。

3-2.答案

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYMUX41IS

PORT(s:INSTD_LOGIC_VECTOR(1DOWNTO0);--输入选择信号

a,b,c,d:INSTD_LOGIC;--输入信号

y:OUTSTD_LOGIC);--输出端

ENDENTITY;

ARCHITECTUREARTOFMUX41IS

BEGIN

PROCESS(s)

BEGIN

ELSEy=NULL;

ENDIF;

EDNPROCESS;

ENDART;

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

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ENTITYMUX41IS

PORT(s:INSTD_LOGIC_VECTOR(1DOWNTO0);--输入选择信号

a,b,c,d:INSTD_LOGIC;--输入信号

y:OUTSTD_LOGIC);--输出端

ENDMUX41;

ARCHITECTUREARTOFMUX41IS

BEGIN

PROCESS(s)

BEGIN

CASEsIS

WHEN“00”=y=a;

WHEN“01”=y=b;

WHEN“10”=y=c;

WHEN“11”=y=d;

WHENOTHERS=NULL;

ENDCASE;

ENDPROCESS;

ENDART;

3-3.图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中

MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个

进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器

MUX21A。

3-3.答案

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYMUX221IS