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浙大数字电路实验报告--第1页

专业：电子信息工程

实验报告姓名：吴峰

学号：3051131053

日期：2007.1.4

地点:东一B415

课程名称：_________数字电路实验____________指导老师：___屈民军___成绩：__________________

实验名称：实验类型：_同组学生姓名：

实验三用HDL语言设计组合逻辑电路实验十一用HDL语言设计时序电路

_

一、实验目的和要求（必填）

1、掌握用AHDL、VHDL、或VerilogHDL硬件描述语言来设计组合逻辑电路。掌握译码器和编码器的

功能和设计。

2、初步了解实验板中的LED数码显示器。

3、掌握用MAX+PlusII对逻辑电路进行逻辑功能、延时等各种仿真的方法。

4、掌握用AHDL、VHDL、或VerilogHDL硬件描述语言来设计时序逻辑电路的方法和计数器、分频器、

移位寄存器、序列信号发生器电路等常用时序电路的HDL语言描述方法。

5、掌握用MAX+PlusII软件对AHDL、VHDL或VerilogHDL硬件描述语言进行快速编译和逻辑综合、

逻辑功能仿真、延时分析等各种实验过程。

二、实验内容和原理（必填）

1、用AHDL、VHDL或VerilogHDL硬件描述语言设计一个驱动七段LED共阳数码管的十六进制译码

器，有一个使能信号EN，EN为高电平时正常工作，EN为低电平时数码管不显示。

2、用AHDL、VHDL或VerilogHDL硬件描述语言来设计多模加/减计数器，具有异步清零、计数使能

功能。另外，功能输入控制信号S1，S0与模关系如下表所示：

SS模功能

10

001010进制加法计数器

011010进制减法计数器

101212进制加法计数器

111212进制减法计数器

三、主要仪器设备（必填）

计算机、功能模块。

四、操作方法和实验步骤

1、（1）采用状态机设计程序如下：

moduleencoder(a,b,c,d,e,f,g,NB1,NB2,NB3,NB4,NB5,NB6,NB7,NB8,EN,D3,D2,D1,D0);

outputa,b,c,d,e,f,g;

outputNB1,NB2,NB3,NB4,NB5,NB6,NB7,NB8;

inputEN,D3,D2,D1,D0;

rega,b,c,d,e,f,g;

assignNB1=!EN;

assignNB2=1;