VHDL数字钟设计_原创文档.pdfVIP

题目：VHDL数字钟设计

1设计要求

1：可以正常计时，能够准确实现由秒到分，由分到时的进位；

2：具有修改时间功能，可以对分位和时位置数；

3：具有整点报时功能，分位向时位进位时响铃；

4：具有闹钟功能，可以设置闹钟时间，当闹钟时间与计时时间一样时响铃；

2设计分析及系统方案设计

1：正常计时，采用三个进程，分别控制秒、分、时，低位进程走满时产生

进位信号控制高位。

2：修改时间，采用键5、6、7、8和键4配合，当键4按下方可保存修改值。

四键中某一个按下时，每一个时钟沿，分别对应分加1、分减1、时加1、时减1。

3：整点报时，当秒个位为9、秒十位为5,、分个位为9、分十位为5时，

再来一个时钟信号则时个位加1以上各位都清零，同时响铃，响铃持续一分钟。

4：闹钟，设置一个闹钟位，当闹钟位置1时调整时间是设置闹钟时间，当

闹钟位置0时调整时间是设置正常计时的时间。设置好闹钟时间后，当正常计时

的分个位、分十位、时个位、时十位均与设置的闹钟时间相等时响铃一分钟。

闹钟开始

分频

nclk上

升沿

y

Counta=2

ny

Counta=0

Counta=counta+1

clka上升沿

时钟

分频开始

n

clk上

升沿

y

Counts=1023

ny

Counts=0

Counts=counts+1

clks上升沿

开始响铃

进程

n

clka上升沿

y

n

m1=am1m2=am2h1=ah1h2=ah2

y

n

s2=9s1=5m2=9m1=5

spk=clka

y

spk=clkaspk=0

开始

主进程