Verilog HDL 乘法器_原创文档.pdf

哈尔滨工业大学（威海）

目录

一、设计的性质、目的和任务2

二、设计课题要求2

1、基本要求2

2、设计内容2

三、总体设计3

1、输入模块3

2、乘法模块4

3、选择模块5

4、显示模块7

5、符号模块错误!未定义书签。

四、总体调试与仿真结果……………13

五、调试中遇到的问题及解决的方法13

六、课程设计过程中的体会和感想14

七、建议……………15

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一、设计的性质、目的和任务

熟悉EDA设计方法、设计语言和开发软件及设计实例，利用

掌握的一种硬件描述语言（AHDL/VHDL/VerilogHDL）和EDA开

发工具（MaxPlusⅡ）进行数字系统的设计开发及仿真。通过课

程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的

独立设计能力，提高综合运用所学的理论知识独立分析和解决问

题的能力，培养学生的创新精神。

二、设计课题要求

（1）基本要求

掌握现代大规模集成数字逻辑电路的应用设计方法，进一步

掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设

计自动化(EDA)的基本方法。

（2）设计内容

设计一个两个5位数相乘的乘法器。用发光二极管显示输入

数值，用7段显示器显示十进制结果。乘数和被乘数分两次输入。

在输入乘数和被乘数时，要求显示十进制输入数据。输入显示和

计算结果显示，采用分时显示方式进行，可参见计算器的显示功

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能。注意，如果除法功能为引用功能模块，则难度系数将按照1

到2.5计算。

#设计提示（仅供参考）：

通常表示带符号二进制数时，最高位为“0”表示“+”号，

最高位为“1”表示“-”号，例如，01101表示“+1101”，而11101

则表示“-1101”。乘法运算通常采用移位相加方法实现，见简略

示意图。最终符号则用两个数的最高位采用“异或”逻辑得到。

移

乘位

数寄相累结

存乘加果

逻器寄

被移辑存

乘位

数寄

存

时

钟

三、总体设计

基于VerilogHDL硬件语言的乘法器设计

（1）输入模块

该模块为乘数和被乘数输入，由ch（表示乘号）、rst（表示复

位）控制。当rst=0、ch=0时，输入被乘数AO；当rst=0、ch=1

时，输入乘数BO；当rst=1时，无论ch=0或1，输入均为零。

程序如下：生成模块如下：

moduleshuru(date,ch,AO,BO,rst);

inputch;