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一种脉冲功率统计测量电路的设计

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李金山李强冷朋苏发

【摘要】本文介绍了一种复杂脉冲调制信号功率统计测量电路的设计。本文实现了对复杂脉冲的峰值功率、平均功率等功率参数在长时间内的无遗漏的统计测量，实现了CCPF等统计参数测量。

【关键词】复杂脉冲;统计测量;CCDF

中图分类号：TN782文献标识码：A文章编号：2095-2457（2019）22-0076-002

DOI：10.19694/j.cnki.issn2095-2457.2019.22.033

0引言

在通信、雷达、制导等领域，多采用数字调制方法实现信息的组合和传输，数字调制的方法是将幅度调制和相位调制整合到一个多电平的组织架构中，用来表示一个数据流的数据信息。对于发射机或者放大器输出功率的测试，仅仅根据脉冲调制深度和脉冲调制指数计算的方法已经不能适用，最准确的方法是对输出脉冲功率进行长时间的统计测量，并对测量结果进行记录和分析。

CCDF（补-累积分布函数图）是最常用的统计测量手段，CCDF表示特定样本中功率电平大于或等于某个特定值的采样点在整个样本中所占的百分比，通过CCDF统计图，可以方便的统计得到各个功率点出现的概率，从而从整体上评估发射机或者放大器的总体性能。

1电路设计

峰值功率计采用宽带二极管检波方式，实现了对复杂脉冲调制信号的功率检波，检波后的脉冲包络信号真是的反应了复杂脉冲调制信号的幅度参数和时间参数。本文设计的统计测量电路，以10Ms/s的固定速率采样，并对采样ADC无遗漏的进行计算和统计，从而准确统计出各个功率点出现的概率。

如图1所示为高速无缝捕获测量电路。整个测量电路主要包括检波及前端处理电路、A/D转换电路、FPGA、DSP和CPU等单元。

N1为检波及前端处理电路，其功能是采用二极管检波方式将复杂脉冲调制信号检波出脉冲包络信号，并对脉冲包络进行低通滤波和对数放大处理，使得在-40dBm～+20dBm的脉冲调制信号的脉冲包络在A/D转换器的模拟输入范围之内。经过放大和滤波后的脉冲包络信号送至14位A/D转换器进行A/D转换，本文采用的A/D转换器以100Ms/s的固定速率进行采样，采样ADC以并行总线方式送至FPGA。

由于DSP处理器是串行处理器件，考虑到DSP的处理速度，需要将处理速度进一步降速处理，在FPGA内部设计1：10数据抽取单元，将采样速率降低到10Ms/s，10Ms/s的抽取时钟和100Ms/s的采样时钟为共时基，保证数据抽取的同步。为了减小DSP的负担，将功率测量的频响补偿在FPGA内部完成。DSP首先将频响数据写入到频响数据寄存器中，然后通过N8——乘法器，与每一个ADC进行乘法运算。补偿后的ADC数据在信号CTL的控制下，分时写入N9——FIFO1、N10——FIFO2。

N9、N10是位数为14位、深度为1024的FIFO（先入先出）存储器。读写控制单元（N11）产生操作2片FIFO的控制信号，CTL作为FIFO1的使能信号，控制FIFO1的数据写入和读出;CTL经过反相器后，作为FIFO2的使能信号，控制FIFO2的数据写入和读出。

如图2所示为两片FIFO实现无缝捕获统计采样的时序图，具体操作时序如下：

（1）在CTL为高电平时，10Ms/s的时钟将频响补偿过的ADC数据持续写入FIFO1中，一次操作固定写入1000个ADC数据;在CTL为高电平的同时，DSP通过EDMA（增强型存储器直接存取）接口，将FIFO2中写入的数据读取到DSP内部RAM中。

（2）当CTL变为低电平后，第1001个数据无缝隙的写入到FIFO2中，一次操作也是固定写入1000个ADC数据;在CTL为低电平同事，DSP通过EDMA接口，将FIFO1中写入的数据读取到DSP内部RAM中。

采用2片FIFO循环写入和读取的方式，只要保证“读FIFO、DSP计算、传输至CPU”总的时间小于1000个ADC存储时间，则可以保证统计过程中不会丢失任何一个ADC。

2DSP高效处理

为保证DSP从FIFO中读取数据速率足够快，采用了DSP专用EDMA（增强型存储器直接存取）接口，EDMA读取速率为210Ms/s，在5us时间内将1000个ADC数据读取到DSP内部，可保证在下一次ADC数据写入FIFO之前，将FIFO读空，不丢失任何数据。

而将结果从DSP传到CPU，采用的是DSP的EDMA接口和CPU的PCIe接口，速率同样达到210MHz，可在5us时间内将1000个计算结果从DSP传送至CPU。CPU仅仅是完成测量结果的显示，无需实时响应。

1000个ADC采样时间为100us，而数据读取时间占用了10us，留给DSP的计算时间仅为90us。DSP需要将ADC转换为功率值mW或者dBm，相对于复杂的