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注:标红色为男生讨论的重点答案
这是男生的心血啊。珍惜…
一简答题30分(每题五分)
二判断下列程序是否有错误,如有则指出错误所在,并给出完整程序(20分)
三解释程序(30分)
四编程序(20分)
1.已知电路原理图如下,请用VHDL语言编写其程序
2.用元件例化语句设计如图所示电路,元件为2输入与非门。
1.简述quartusII的设计流程。
答:设计输入,综合,布局布线,时序分析,仿真,编程与配置。
2.quartusII开发工具为设计者提供了哪些库?各有什么功能?
答:样板二:1)Megafunction库,参数化宏模块库。算术运算模块,逻辑模块,存储模
块,I/O模块;
2)Maxplus2库,时序电路宏模块,运算电路宏模块
3)Primitives库,存储单元,逻辑门,缓冲器,I/O引脚和其他功能模块
3.quartusII的综合编译器包含哪些内容?
答:编译,网表输出,综合,配置器件,将设计配置到ALTERA器件中,编译器根据器件
特性产生真正延时时间并给器件的配置文件。
4.什么叫功能仿真?什么叫时序仿真?两者有什么区别?
答:功能仿真又称前仿真,是在不考虑器件延时的理想情况下的一种项目验证方法,通过功
能仿真来验证一个项目的逻辑功能是否正确。时序仿真又称模拟仿真或后仿真,是在考虑设
计项目具体适配器件的各种延时的情况下的一种项目验证方法。时序仿真不仅测试逻辑功
能,还测试目标器件最差情况下的时间关系。
5.设计输入有几种方法?怎样选择?
答:1)QuatusII本身具有的编辑器:原理图式图形设计输入;文本编辑输入;内存编辑输
入。2)第三方EDA工具编辑的标准格式文件。3)采用一些别的方法优化和提高输入的
灵敏度,乳混合设计格式,他利用LPM和宏模块来加速设计输入。
6.根据下面的VHDL语句,描述出相应的电路原理图。
LIBRARYIEEE;
USEIEEE.std_logic_1164.ALL;
USEIEEE.std_logic_unsigned.ALL;
ENTITYcfq_1IS
PORT(d,cp:INstd_logic;
q,nq:OUTstd_logic);
ENDcfq_1;
ENDar4;
ARCHITECTUREar_4OFcfq_1IS
BEGIN
PROCESS(CP)
BEGIN
IFcp=’1’THEN
q=d;
nq=NOTd;
ENDIF;
ENDPROCESS;
答:
7.名词解释:VHDL,实体说明,结构体,类属表,数据对象,并行语句,程序包。
答:
1.VHDL:非常高速集成电路的硬件描述语言。
2.实体说明:用来描述电路器件的外部端口信号和参数的属性和设置。
3.结构体:描述了设计实体所要实现的功能,指明了设计实体中的行为和内部器件的连
接关系以及数据流程。
4.类属表:用来确定设计实体中定义的局部常数,用以将信息参数传递到实体,用类属
表指明器件的一些特征。
5.数据对象:是数据类型的载体,共有三种形式的对象:Constant(常量)、Variable
(变量)、Signal(信号)。
6.并行语句:就是语句之前不存在前后顺序关系,各条在执行过程中式并发完成的,与
语句的书写顺序无关。
7.程序包:用来单纯的罗列VHDL语言中所要用到的信号定义,常数定义,数据类型,元件语
句,函数定义和过程定义,由程序包标题,程序包体组成。
8.简述FPGA的结构。
答:
FPGA由可编程逻辑块;可编程I/O模块;可编程内部连线等三种可编程电路和一个
SRAM结构的配置存储单元组成。
9.FPGA有哪几种编程技术?
答:
1一次编程型
2可重复编程型。
10.设计时怎样选择FPGA器件?
1.逻辑单元
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